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基于SOPC的視頻編解碼IP核的設(shè)計
- 摘 要：本論文介紹視頻編解碼IP核在SOPC中的設(shè)計，用Verliog HDL實現(xiàn)其各個功能子模塊，全部調(diào)試仿真通過合并成一個模塊，實現(xiàn)了視頻信號的采集，分配，存儲以及色度空間的轉(zhuǎn)換。整個模塊都通過仿真實現(xiàn)與驗證，很好的達到了系統(tǒng)的要求。關(guān)鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設(shè)
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL
單片機軟硬件聯(lián)合仿真解決方案
- 摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設(shè)計的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實現(xiàn)了軟件和硬件的同步仿真。 關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 縮略詞解釋： BFM：總線功能模塊。在HDL
- 關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器
基于Verilog HDL的FIR數(shù)字濾波器設(shè)計與仿真
- 引言：數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應(yīng)用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(yīng)(FIR)濾波器能在設(shè)計任意幅頻特性的同時保證嚴格的線性相位特性。 一、FIR數(shù)字濾波器 FIR濾波器用當(dāng)前和過去輸入樣值的加權(quán)和來形成它的輸出，如下所示的前饋差分方程所描述的。 FIR濾波器又稱為移動均值濾波器，因為任何時間點的輸出均依賴于包含有最新的M個輸入樣值的一個窗。
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機 Verilog HDL FIR 數(shù)字濾波器 嵌入式
HDL編碼風(fēng)格與編碼指南
- 第一部分：說明 1.準則的重要程度分三個層次： 好的經(jīng)驗 -- 表明這條規(guī)則是一般情況下比較好的經(jīng)驗，在大多數(shù)的情況下要遵循,在特殊情況下可以突破這一規(guī)則。 推薦 -- 推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會出現(xiàn)問題； 強烈推薦 -- 表示嚴格規(guī)定，除非出現(xiàn)特別特殊的情況，否則要嚴格遵守?！? 2．斜體部分一般表明不按照規(guī)則執(zhí)行，會出現(xiàn)的問題和現(xiàn)象，或一些相關(guān)注釋?！? 3．版本及修訂工作 姓名 徐欣，孫廣富 修訂 規(guī)范的最初發(fā)布 日期 2002-6-30
- 關(guān)鍵字： HDL 編碼風(fēng)格 編碼指南 嵌入式
關(guān)于學(xué)習(xí)verilog
- 規(guī)范很重要 工作過的朋友肯定知道，公司里是很強調(diào)規(guī)范的，特別是對于大的設(shè)計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設(shè)計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設(shè)計；如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計的可重用性。 在邏輯方面，我覺得比較重要的規(guī)范有這些： 1.設(shè)計必須文檔化。要將設(shè)計思路，詳細實現(xiàn)等寫入文檔，然
- 關(guān)鍵字： verilog
基于異步FIFO實現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設(shè)計
- 摘 要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設(shè)計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計。 關(guān)鍵詞：異步FIFO；時鐘域；Verilog引言當(dāng)今集成電路設(shè)計的主導(dǎo)思想之一就是設(shè)計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應(yīng)用系統(tǒng)中，實現(xiàn)完全同步化的設(shè)計非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時鐘域 異步FIFO
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