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	verilog-hdl
            

            
	
            
    	
            
    	  	
            
              	
                                
            
                  

                                
            
                    
            PLD/FPGA硬件語言設(shè)計(jì)verilog HDL
            
                                                            
              
                    	
            • PLD/FPGA硬件語言設(shè)計(jì)verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴(yán)格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
              • 
                    	                        
            • 關(guān)鍵字：
                        verilog  HDL  設(shè)計(jì)  語言  硬件  PLD/FPGA                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            Verilog HDL與VHDL及FPGA的比較分析
            
                                                            
              
                    	
            • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點(diǎn)：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵(lì)和建模方面有優(yōu)勢(shì)?！　∪秉c(diǎn)：很多錯(cuò)誤在編譯的時(shí)候不能被發(fā)現(xiàn)?！　HDL　　優(yōu)點(diǎn)：語法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰。　　缺點(diǎn)：熟悉時(shí)間長，不夠靈
              • 
                    	                        
            • 關(guān)鍵字：
                        比較  分析  FPGA  VHDL  HDL  Verilog                          
              • 
                   	
            
                    
            
                
            
                                
                                
            
                    
            基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)
            
                                                            
                                        
              
                    	
            • 基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì),本設(shè)計(jì)是一種基于FPGA(現(xiàn)場可編程門陣列)的液晶顯示控制器。與集成電路控制器相比，F(xiàn)PGA更加靈活，可以針對(duì)小同的液晶顯示模塊更改時(shí)序信號(hào)和顯示數(shù)據(jù)。FPGA的集成度、復(fù)雜度和面積優(yōu)勢(shì)使得其日益成為一種頗具吸引力
              • 
                    	                        
            • 關(guān)鍵字：
                        液晶顯示  控制器  設(shè)計(jì)  Verilog  語言  FPGA  硬件  描述  基于                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            藍(lán)牙HCI-UART主控制接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)
            
                                                            
              
                    	
            • 摘要：藍(lán)牙技術(shù)作為一種短距離的無線通信技術(shù),具有巨大的發(fā)展?jié)摿?本文意從HCI層進(jìn)行藍(lán)牙技術(shù)的應(yīng)用開發(fā)...
              • 
                    	                        
            • 關(guān)鍵字：
                        藍(lán)牙  HCI-UART  FPGA  Verilog  通信                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            FPGA控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的Verilog實(shí)現(xiàn)
            
                                                            
              
                    	
            • 本文為實(shí)現(xiàn)高速數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸處理,提出了采用FPGA直接控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計(jì)思路，實(shí)現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能，最高傳輸速率可達(dá)100Mbps。

              DM9000A簡介 

              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  9000A  FPGA  9000                            
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            基于Verilog HDL的UART模塊設(shè)計(jì)與仿真
            
                                                            
              
                    	
            • 摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對(duì)UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語言設(shè)計(jì)UART的頂層模塊及各個(gè)子
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  UART  HDL  模塊設(shè)計(jì)                            
              • 
                   	
            
                    
            
                
            
                                
            
                    
            好用的Verilog串口UART程序
            
                                                            
              
                    	
            • 好用的Verilog串口UART程序,==========================================================================
              //-----------------------------------------------------
              // Design Name : uart 
              // File Name   : uart.v
              // Function    : S
              • 
                    	                        
            • 關(guān)鍵字：
                        程序  UART  串口  Verilog                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            怎樣實(shí)現(xiàn)Verilog模擬PS2協(xié)議
            
                                                            
                                        
              
                    	
            • 怎樣實(shí)現(xiàn)Verilog模擬PS2協(xié)議,PS2協(xié)議讀鍵盤值相當(dāng)簡單嘛，比模擬SPI、I2C簡單多了...下面介紹一下具體過程.1.明確接線關(guān)系，只需接4根線，VCC要+5V，3.3我測試過不能用，時(shí)鐘和數(shù)據(jù)線要用bidir雙向口線，F(xiàn)PGA可以不用外接上拉電阻。另外，USB鍵盤
              • 
                    	                        
            • 關(guān)鍵字：
                        PS2  協(xié)議  模擬  Verilog  實(shí)現(xiàn)  怎樣                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            verilog PS2鍵盤解碼程序
            
                                                            
              
                    	
            •  之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
              • 
                    	                        
            • 關(guān)鍵字：
                        程序  解碼  鍵盤  PS2  verilog                          
              • 
                   	
            
                    
            
                
            
                                
                                
            
                    
            基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真
            
                                                            
                                        
              
                    	
            • 基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真,　硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時(shí)，為計(jì)算機(jī)輔助設(shè)計(jì)工具在工程設(shè)計(jì)中的應(yīng)用提供了方法。該語言支持早期的行為結(jié)構(gòu)設(shè)計(jì)的概念，以及其后層次化結(jié)構(gòu)設(shè)計(jì)的
              • 
                    	                        
            • 關(guān)鍵字：
                        FSM  設(shè)計(jì)  仿真  邏輯  狀態(tài)  Verilog  順序  基于                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
             H.264／AVC中量化的Verilog實(shí)現(xiàn)
            
                                                            
              
                    	
            • 介紹了H.264的量化算法，并用Modelsim進(jìn)行了仿真，結(jié)果與理論完全一致。分析了在FPGA開發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實(shí)現(xiàn)H.264的量化。
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  264  AVC                            
              • 
                   	
            
                    
            
                
            
                                
            
                    
            基于FPGA和DDS的信號(hào)源設(shè)計(jì)
            
                                                            
                                        
              
                    	
            • 基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
              直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
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            • 關(guān)鍵字：
                        設(shè)計(jì)  信號(hào)源  DDS  FPGA  基于  FPGA，DDS，Verilog HDL                          
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            H.264/AVC中量化的Verilog方法介紹及實(shí)現(xiàn)
            
                                                            
              
                    	
            • 0引言H.264作為新一代的視頻壓縮標(biāo)準(zhǔn)，是由ITU-T的視頻編碼專家組和ISO／IEC的MPEG(運(yùn)動(dòng)圖像編碼...
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            • 關(guān)鍵字：
                        H.264  AVC  Verilog  可編程邏輯                          
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            verilog-hdl介紹
            
      			
            
		      	
            
		      			      			      	您好，目前還沒有人創(chuàng)建詞條verilog-hdl!
             
		      	歡迎您創(chuàng)建該詞條，闡述對(duì)verilog-hdl的理解，并與今后在此搜索verilog-hdl的朋友們分享。    創(chuàng)建詞條
		      			      	
            
    		
            
  		
            
  		  		  		
  		  		  		
  		  		  		
  		  		            
        		  		
            
    		
            
      			
            
        			
            熱門主題
            
      			
            
      			
            
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