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基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計之：Altera公司的NIOS II解決方案
- NIOS II是一個用戶可配置的通用RISC嵌入式處理器。Altera推出的NIOS II系列嵌入式處理器擴展了目前世界上最流行的軟核嵌入式處理器的性能。
- 關(guān)鍵字： Altera 片上可編程系統(tǒng) SOPC FPGA NiosII
基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計之：基于FPGA的SOPC系統(tǒng)組成原理和典型方案
- SoC即System On Chip，是片上系統(tǒng)簡稱。它是IC設(shè)計與工藝技術(shù)水平不斷提高的結(jié)果。SoC從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來，在單個（或少數(shù)幾個）芯片上完成整個系統(tǒng)的功能。所謂完整的系統(tǒng)一般包括中央處理器、存儲器以及外圍電路等。
- 關(guān)鍵字： 片上可編程系統(tǒng) SOPC FPGA
CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
- CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅(qū)動、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內(nèi)均可實現(xiàn)，因而其互連關(guān)系簡單，電路的延時就是單元本身和集總總線的延時(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較
- 關(guān)鍵字： 高速 數(shù)據(jù)采集 CPLD
基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路
- 在數(shù)字電路設(shè)計中，當(dāng)需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因為這種專用單穩(wěn)態(tài)集成電路簡單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求較高時，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的，在對其進行溫度補償時，調(diào)試過程相當(dāng)繁瑣，而且，電路工作
- 關(guān)鍵字： 單穩(wěn)態(tài) 脈沖 CPLD
基于Verilog HDL的RS-232串口通信在CPLD上的實現(xiàn)
- 為了實現(xiàn)PC機與CPLD的通信，進行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點，應(yīng)用了有限狀態(tài)機理論進行編程實現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺上用VerilogHDL進行編程，并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿炞C。研究成果為工程上PC機與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
- 關(guān)鍵字： 有限狀態(tài)機 數(shù)據(jù)包 CPLD
FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： 典型實例-SignalTap II功能演示
- 本節(jié)旨在通過給定的工程實例——“正弦波發(fā)生器”來熟悉Altera Quartus II高級調(diào)試功能SignalTap II和Intent Memory Content Editor的使用方法。同時使用基于Altera FPGA的開發(fā)板將該實例進行下載驗證，完成工程設(shè)計的硬件實現(xiàn)。在本節(jié)中，將主要講解下面知識點。
- 關(guān)鍵字： QuartusII SignalTapII FPGA
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