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      EEPW首頁 >> 主題列表 >> cpld/fpga

      基于FPGA控制的動態(tài)背光源設(shè)計方案

      • LCD 顯示離不開背光源的輔助,而現(xiàn)在絕大多數(shù)顯示器采用恒定亮度背光源,存在顯示效果動態(tài)模糊以及低對比度等問題,并且耗能也較為嚴重。文章著重敘述一種基于視頻內(nèi)容逐幀分析,然后選擇最佳背光亮度的一種由FPGA 控制的動態(tài)背光源設(shè)計方案。實驗采用的是TI 公司的TLC5947,具有多個輸出通道,可以適用于大規(guī)模顯示屏。
      • 關(guān)鍵字: RGB  背光  FPGA  

      基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計之:Altera公司的NIOS II解決方案

      • NIOS II是一個用戶可配置的通用RISC嵌入式處理器。Altera推出的NIOS II系列嵌入式處理器擴展了目前世界上最流行的軟核嵌入式處理器的性能。
      • 關(guān)鍵字: Altera  片上可編程系統(tǒng)  SOPC  FPGA  NiosII  

      基于NiosII的工程爆破振動數(shù)據(jù)采集控制器設(shè)計

      • 介紹了一種在工程爆破振動數(shù)據(jù)采集中應(yīng)用的控制器設(shè)計方案。系統(tǒng)采用Altera公司的FPGA作為主控制器芯片,其中集成控制邏輯單元與NiosII軟核嵌入式處理器二者結(jié)合成為單芯片控制器方案。
      • 關(guān)鍵字: NiosII  嵌入式處理器  FPGA  

      基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計之:基于FPGA的SOPC系統(tǒng)組成原理和典型方案

      • SoC即System On Chip,是片上系統(tǒng)簡稱。它是IC設(shè)計與工藝技術(shù)水平不斷提高的結(jié)果。SoC從整個系統(tǒng)的角度出發(fā),把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來,在單個(或少數(shù)幾個)芯片上完成整個系統(tǒng)的功能。所謂完整的系統(tǒng)一般包括中央處理器、存儲器以及外圍電路等。
      • 關(guān)鍵字: 片上可編程系統(tǒng)  SOPC  FPGA  

      基于CPLD的SDRAM控制器的設(shè)計

      • SDRAM的讀寫邏輯復(fù)雜,最高時鐘頻率達100 MHz以上,普通單片機無法實現(xiàn)復(fù)雜的SDRAM控制操作,復(fù)雜可編程邏輯器件CPLD具有編程方便,集成度高,速度快,價格低等優(yōu)點。因此選用CPLD設(shè)計SDRAM接口控制模塊,簡化主機對SDRAM的讀寫控制。通過設(shè)計基于CPLD的SDRAM控制器接口,可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM,增加系統(tǒng)的存儲空間。
      • 關(guān)鍵字: 刷新時序  CPLD  SDRAM  

      FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: 編譯及仿真工程

      • 可以使用Quartus II Simulator在工程中仿真任何設(shè)計。根據(jù)所需的信息類型,可以進行功能仿真以測試設(shè)計的邏輯功能,也可以進行時序仿真。在目標(biāo)器件中測試設(shè)計的邏輯功能和最壞情況下的時序,或者采用Fast Timing模型進行時序仿真,在最快的器件速率等級上仿真盡可能快的時序條件。
      • 關(guān)鍵字: QuartusII  編譯  FPGA  仿真  

      CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

      • CPLD是復(fù)雜的PLD,專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成,具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅(qū)動、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點。而且CPLD的邏輯單元功能強大,一般的邏輯在單元內(nèi)均可實現(xiàn),因而其互連關(guān)系簡單,電路的延時就是單元本身和集總總線的延時(通常在數(shù)納秒至十?dāng)?shù)納秒),并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較
      • 關(guān)鍵字: 高速  數(shù)據(jù)采集  CPLD  

      FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: 約束及配置工程

      • 設(shè)計好工程文件后,首先要進行工程的約束。約束主要包括器件選擇、管腳分配及時序約束等。時序約束屬于較為高級的應(yīng)用,通過時序約束可以使工程設(shè)計文件的綜合更加優(yōu)化。下面對這幾種約束方式進行介紹。
      • 關(guān)鍵字: QuartusII  約束  FPGA  配置  

      基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

      • 在數(shù)字電路設(shè)計中,當(dāng)需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時,往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因為這種專用單穩(wěn)態(tài)集成電路簡單、方便;另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對輸出的寬脈沖信號的寬度、精度和溫度穩(wěn)定性的要求較高時,采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知,專用單穩(wěn)態(tài)集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的,在對其進行溫度補償時,調(diào)試過程相當(dāng)繁瑣,而且,電路工作
      • 關(guān)鍵字: 單穩(wěn)態(tài)  脈沖  CPLD  

      FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: LogicLock邏輯鎖定工具使用技巧

      • 邏輯鎖定方法學(xué)(LogicLock Methodology)內(nèi)容就是在設(shè)計時采用邏輯鎖定的基于模塊設(shè)計流程(LogicLock block-based design flow),來達到固定單模塊優(yōu)化的目的。這種設(shè)計方法學(xué)中第一次引入了高效團隊合作方法:它可以讓每個單模塊設(shè)計者獨立優(yōu)化他的設(shè)計,并把所用資源鎖定。
      • 關(guān)鍵字: QuartusII  LogicLock  FPGA  邏輯鎖定工具  

      基于Verilog HDL的RS-232串口通信在CPLD上的實現(xiàn)

      • 為了實現(xiàn)PC機與CPLD的通信,進行了相應(yīng)的研究。分析了RS-232C通信協(xié)議,自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點,應(yīng)用了有限狀態(tài)機理論進行編程實現(xiàn)。為降低誤碼率,應(yīng)用16倍頻技術(shù),實現(xiàn)了波特率為9 600 bit/s的串口通信。在Quartus II平臺上用VerilogHDL進行編程,并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿炞C。研究成果為工程上PC機與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
      • 關(guān)鍵字: 有限狀態(tài)機  數(shù)據(jù)包  CPLD  

      使用FPGA 控制VGA 顯示

      • 顯示器因為其輸出信息量大,輸出形式多樣等特點已經(jīng)成為現(xiàn)在大多數(shù)設(shè)計的常用輸出設(shè)備。在 FPGA 的設(shè)計中可以使用很少的資源,就產(chǎn)生 VGA 各種控制信號。這個示例在 RHicSP2200B FPGA 開發(fā)板/學(xué)習(xí)板上使用 VGA 接口在顯示器上顯示了文字以及簡單的圖形,可以作為VGA 顯示設(shè)計的參考,如果在使用這個例子的過程
      • 關(guān)鍵字: VGA  接口  FPGA  

      FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: 典型實例-SignalTap II功能演示

      • 本節(jié)旨在通過給定的工程實例——“正弦波發(fā)生器”來熟悉Altera Quartus II高級調(diào)試功能SignalTap II和Intent Memory Content Editor的使用方法。同時使用基于Altera FPGA的開發(fā)板將該實例進行下載驗證,完成工程設(shè)計的硬件實現(xiàn)。在本節(jié)中,將主要講解下面知識點。
      • 關(guān)鍵字: QuartusII  SignalTapII  FPGA  

      如何有效防止FPGA設(shè)計被克隆?

      • 據(jù)估計,目前盛行的假冒電子產(chǎn)品已經(jīng)占到整個市場份額的10%,這一數(shù)據(jù)得到了美國反灰色市場和反假冒聯(lián)盟(AGMA)的支持。AGMA是由惠普、思科和其它頂級電子OEM公司組成的一個行業(yè)組織。據(jù)該組織估計,制造商因盜版造成的損失超過1000億美元,而對最終用戶來說,信譽損毀和可靠性問題帶來的隱性成本則更難以確定。
      • 關(guān)鍵字: AGMA  可編程邏輯  FPGA  

      FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之: 典型實例-LogicLock功能演示

      • 本節(jié)旨在通過Quartus軟件自帶的工程實例——“l(fā)ockmult”來熟悉Altera Quartus II邏輯鎖定功能LogicLock的使用方法。在本節(jié)中,將主要講解下面知識點。
      • 關(guān)鍵字: QuartusII  LogicLock  FPGA  
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