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硬件描述語言Verilog HDL設(shè)計(jì)進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格
- 用always塊設(shè)計(jì)純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號(hào)都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號(hào)都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
- 關(guān)鍵字： 片內(nèi)振蕩器 SoC CPLD
基于CPLD的數(shù)字延遲線設(shè)計(jì)
- 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
- 關(guān)鍵字： 數(shù)字延遲線 延遲誤差 CPLD
基于FPGA的可配置判決反饋均衡器的設(shè)計(jì)
- 在移動(dòng)通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時(shí)不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對(duì)付多徑干擾得措施。
- 關(guān)鍵字： 無線數(shù)據(jù)通訊 可配置均衡器 FPGA
Verilog HDL基礎(chǔ)之：實(shí)例5 交通燈控制器
- 本實(shí)例通過Verilog HDL語言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。
- 關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見 FPGA 交通燈控制器
基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案
- 這里以CAN總線通信接口為例，詳細(xì)論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案。
- 關(guān)鍵字： 光電隔離 CAN總線轉(zhuǎn)換器 FPGA
FPGA最小系統(tǒng)之：實(shí)例1 在Altera的FPGA開發(fā)板上運(yùn)行第一個(gè)FPGA程序
- 本節(jié)旨在通過給定的工程實(shí)例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計(jì)、編譯及仿真流程。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
- 關(guān)鍵字： Cyclone Altera FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之：硬件系統(tǒng)的調(diào)試方法
- 隨著FPGA芯片的密度和性能不斷提高，調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時(shí)要遵循一定的原則和技巧，才能減少調(diào)試時(shí)間，避免誤操作損壞電路。
- 關(guān)鍵字： BGA封裝 ASRAM FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計(jì)技巧
- FPGA的硬件設(shè)計(jì)不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計(jì)好專用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設(shè)計(jì)中會(huì)有一些特殊的技巧可以參考。
- 關(guān)鍵字： EP1C6Q240 Altera EP1C12Q240 FPGA SDRAM FPGA最小系統(tǒng)
基于Xilinx FPGA的嵌入式Linux設(shè)計(jì)流程
- 結(jié)合FPGA和Linux雙方優(yōu)勢(shì)，可以很好地滿足嵌入式系統(tǒng)設(shè)計(jì)需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
- 關(guān)鍵字： 操作系統(tǒng)加載 Linux FPGA
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