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CPLD在無功補(bǔ)償控制儀鍵盤中的設(shè)計應(yīng)用
- 本控制儀以單片機(jī)80c196kc為核心，集無功補(bǔ)償、電度量計量、電能質(zhì)量監(jiān)測及通信于一體，能實時顯示電網(wǎng)的各項參數(shù)，通過鍵盤可人工設(shè)定系統(tǒng)運(yùn)行的參數(shù)。單片機(jī)外圍芯片PSD8XX及復(fù)雜可編程邏輯器件（CPLD）的使用不僅使系統(tǒng)的硬件電路簡化，而且使系統(tǒng)的性能提高。本文將討論用CPLD來實現(xiàn)控制儀的鍵盤系統(tǒng)，給出了硬件電路和軟件設(shè)計方法。
- 關(guān)鍵字： 鍵盤擴(kuò)展 無功補(bǔ)償裝置 CPLD
基于FPGA和PCI的AFDX終端接口卡設(shè)計
- 航空電子全雙工交換式以太網(wǎng)(AFDX)是在商用以太網(wǎng)的基礎(chǔ)上經(jīng)過改進(jìn)實時性和可靠性建立起來的。依據(jù)ARINC664規(guī)范第7部分對終端接口卡時延和抖動的性能要求，提出基于FPGA和PCI的AFDX終端接口卡的整體設(shè)計方案，對發(fā)送和接收模塊等關(guān)鍵模塊進(jìn)行了設(shè)計，并分析了PCI接口驅(qū)動程序。測試結(jié)果表明,該接口卡實時性好、傳輸速率高、穩(wěn)定可靠，符合AFDX協(xié)議標(biāo)準(zhǔn)。
- 關(guān)鍵字： 全雙工交換式以太網(wǎng) 實時性 FPGA
基于FPGA的四通道視頻縮放引擎的研究及設(shè)計
- 設(shè)計了一種可實現(xiàn)4路視頻信號縮放和幀率轉(zhuǎn)換的電路架構(gòu)。視頻信號依次經(jīng)過縮小模塊、幀率轉(zhuǎn)換模塊以及放大模塊，有效地減少了幀率轉(zhuǎn)換對存儲器帶寬的需求。
- 關(guān)鍵字： 幀率轉(zhuǎn)換 加權(quán)均值算法 FPGA
基于FGPA的數(shù)字密碼鎖設(shè)計
- 設(shè)計選用FPGA芯片、4×4矩陣鍵盤、七段數(shù)碼管為主要硬件，設(shè)計了一種低功耗、體積小的密碼鎖，并在硬件上驗證了其可靠性。由于FPGA的靈活性，密碼長度可根據(jù)寄存器個數(shù)而隨意改變，此設(shè)計在現(xiàn)代物聯(lián)網(wǎng)技術(shù)中將有廣泛應(yīng)用。
- 關(guān)鍵字： 電子鎖 狀態(tài)機(jī) FPGA
LTE上行DFT/IDFT的一種設(shè)計實現(xiàn)
- MSL4163提供1MHz I2C串口，器件包括先進(jìn)的PWM引擎以及片上EEPROM等。主要用在電視和臺式電腦監(jiān)視器、醫(yī)療、工業(yè)儀表和汽車音/視頻顯示器。本文介紹了MSL4163/MSL4164主要特性、方框圖和典型應(yīng)用電路、級聯(lián)連接電路。
- 關(guān)鍵字： 3GPP協(xié)議 流水線結(jié)構(gòu) FPGA
基于FPGA的級聯(lián)H橋多電平變流器CPS-PWM觸發(fā)脈沖快速生成
- 提出一種基于現(xiàn)場可編程門陣列(FPGA)及不對稱規(guī)則采樣的級聯(lián)H橋型變流器觸發(fā)脈沖的快速生成方法。詳細(xì)分析了基于不對稱規(guī)則采樣的載波相移SPWM(CPS-SPWM)觸發(fā)脈沖的快速生成原理。重點(diǎn)介紹了基于FPGA的CPS-SPWM觸發(fā)脈沖快速生成的實現(xiàn)方法。理論分析和實驗結(jié)果表明，在既沒有增加采樣頻率，又沒有增加計算量的情況下，相對基于對稱規(guī)則采樣的CPS-SPWM脈沖生成方法，該方法具有較快的生成速度，并可廣泛應(yīng)用于DSTATCOM等高壓級聯(lián)H橋多電平變流器觸發(fā)脈沖的快速生成。
- 關(guān)鍵字： 脈沖形成 CPS-SPWM技術(shù) FPGA
基于ARM和CPLD的橫機(jī)機(jī)頭電路測試系統(tǒng)
- 為解決電腦橫機(jī)機(jī)頭控制系統(tǒng)信號的測試可靠性問題,基于低成本、高效率的考慮,研究設(shè)計了機(jī)頭控制系統(tǒng)電路板的批量測試系統(tǒng)。該系統(tǒng)采用TI公司的LM 3S5R31芯片作為系統(tǒng)的核心部分,通過CPLD進(jìn)行I/O擴(kuò)展及輔助控制,使得系統(tǒng)功能靈活強(qiáng)大。將同一信號通路中的前后級元件信號進(jìn)行編碼,向待測板發(fā)送握手信號并使之發(fā)送反饋信號,該系統(tǒng)將反饋信號進(jìn)行采樣并在程序中比較計算,制作了實物并進(jìn)行了大量實驗。
- 關(guān)鍵字： 故障測試 I/O擴(kuò)展 CPLD
數(shù)字基帶預(yù)失真系統(tǒng)中環(huán)路延遲估計的FPGA實現(xiàn)
- 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計實現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計模塊。該模塊運(yùn)用了一種環(huán)路延遲估計新方法，易于FPGA實現(xiàn)。同時，在信號失真的情況下也能給出正確的估計結(jié)果。Modelsim SE 6.5c的時序仿真結(jié)果和SignalTaps II的硬件調(diào)試結(jié)果驗證了模塊的有效性。
- 關(guān)鍵字： 數(shù)字基帶預(yù)失真系統(tǒng) 環(huán)路延遲估計 FPGA
基于FPGA的FOR循環(huán)并行CRC流水線算法
- 通過研究通用串行循環(huán)冗余校驗(CRC)編碼技術(shù)并在此基礎(chǔ)上,利用等式代換或矩陣變換等方法推導(dǎo)出通用并行CRC編碼電路結(jié)構(gòu)。根據(jù)傳統(tǒng)的并行CRC編碼方法,發(fā)現(xiàn)在高速數(shù)據(jù)傳輸校驗中,需要大量的人為計算量,由于計算量大,容易產(chǎn)生一些計算錯誤。于是在傳統(tǒng)的串行CRC編碼的思想基礎(chǔ)上,利用FOR循環(huán)語句與流水線技術(shù)相結(jié)合,提出基于FPGA的FOR循環(huán)并行CRC流水線算法。
- 關(guān)鍵字： 循環(huán)冗余校驗 流水線技術(shù) FPGA
基于Verilog狀態(tài)機(jī)的PLC背板總線協(xié)議接口芯片設(shè)計
- 設(shè)計了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過Verilog HDL語言設(shè)計狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗結(jié)果驗證了協(xié)議芯片設(shè)計的可行性。
- 關(guān)鍵字： VerilogHDL PLC背板 CPLD
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