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      EEPW首頁 >> 主題列表 >> cpld/fpga

      CPLD在爆速儀技術(shù)中的應(yīng)用

      • 爆速儀是一種用來測量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩(wěn)定性對測速的結(jié)果將有直接影響。傳統(tǒng)爆速儀的前端計數(shù)電路一般都是采用分立元器件實現(xiàn),結(jié)構(gòu)擁擠,且保密性不高。為了在滿足爆速儀設(shè)計的微型化的同時滿足較高時鐘要求,在爆速儀的前端計數(shù)模塊和自檢電路部分的設(shè)計中利用CPLD器件代替?zhèn)鹘y(tǒng)的分立元器件電路,并利用Qu-artusⅡ軟件對設(shè)計進行仿真。
      • 關(guān)鍵字: 爆速儀  計數(shù)器  CPLD  

      基于CPLD的FPGA快速配置電路的設(shè)計

      • 介紹了采用CPLD和Flash器件對FPGA實現(xiàn)快速并行配置,并給出了具體的硬件電路設(shè)計和關(guān)鍵模塊的內(nèi)部編程思路。
      • 關(guān)鍵字: FPGA配置  JTAG  CPLD  

      基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

      • 在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上,提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理,該電路由4倍頻細分、辨向電路、計數(shù)電路組成,信號處理模塊通過VHDL語言實現(xiàn)。
      • 關(guān)鍵字: 交流伺服系統(tǒng)  VHDL  FPGA  光柵尺信號處理  

      主飛行儀表圖形加速顯示系統(tǒng)的FPGA設(shè)計

      • 針對主飛行顯示儀對圖形處理和顯示的苛刻要求,采用基于儀器總線和擴展總線的高速陣列信號處理板的設(shè)計模式,提出了一種基于硬件加速的PFD圖形顯示設(shè)計方法。該方法實現(xiàn)了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎,提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明,該設(shè)計顯著解決了PFD圖形顯示系統(tǒng)中的速度瓶頸。
      • 關(guān)鍵字: 圖形處理  圖形合成  FPGA  

      用FPGA內(nèi)部集成的DSP實現(xiàn)圖像處理的實例分析

      • intevac是商用和軍用市場光學產(chǎn)品的前沿開發(fā)商。本文介紹該公司nightvista嵌入式電子系統(tǒng)的開發(fā),該產(chǎn)品是高性能超低亮度緊湊型攝像機。該攝像機最初采用了流行的數(shù)字信號處理器、幾個assp和外部存儲器件。系統(tǒng)對性能的需求越來越高,工程師團隊決定試驗一種替代方案——在可編程邏輯中實現(xiàn)可配置軟核處理器。
      • 關(guān)鍵字: 圖像處理  NIOS  FPGA  

      一種并行存儲器系統(tǒng)的FPGA實現(xiàn)

      • 圍繞小衛(wèi)星體積小、重量輕和價格低廉的特點,一個多CPU共享內(nèi)存的系統(tǒng)(CPU仍然采用有相應(yīng)宇航級器件的8086)將是比較合適的選擇。同時為了提高共享內(nèi)存的數(shù)據(jù)通信帶寬,使其不成為整個系統(tǒng)的瓶頸,本文提出了一個用ASIC設(shè)計一個共享總線開關(guān)網(wǎng)絡(luò)(簡稱SBSN,下同),組合成Omega網(wǎng)絡(luò)的方案,以消除對某一組內(nèi)存的總線競爭,實現(xiàn)多CPU對共享分組存儲系統(tǒng)的低位交叉并行訪問。
      • 關(guān)鍵字: 并行存儲器  多CPU共享內(nèi)存  FPGA  

      一個進位保留加法陣列的HDL代碼生成器

      • 多加數(shù)的加法器是FPGA的一個比較常見的應(yīng)用。仿真對比了其三種實現(xiàn)方案的性能和所消耗資源,得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現(xiàn)的復雜性給出了一個加法陣列的HDL代碼生成器,極大地簡化了加法陣列的設(shè)計工作。
      • 關(guān)鍵字: HDL代碼生成器  加法器  FPGA  

      FPGA系統(tǒng)調(diào)試問題及提高調(diào)試效率的方法

      • 本文就調(diào)試FPGA系統(tǒng)時遇到的問題及有助于提高調(diào)試效率的方法,針對Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。
      • 關(guān)鍵字: 邏輯分析儀  測試內(nèi)核  FPGA  

      基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實現(xiàn)

      • 提出了基于FPGA對IDE硬盤數(shù)據(jù)進行AES加解密的方法。對算法進行了改進和優(yōu)化,以降低加解密過程對IDE硬盤數(shù)據(jù)傳輸速度的影響。
      • 關(guān)鍵字: AES加解密  IDE  FPGA  

      基于計算機總線的CPLD加密電路設(shè)計

      • 隨著軟件產(chǎn)品的廣泛應(yīng)用,對軟件的知識產(chǎn)權(quán)保護也開始重要。軟件產(chǎn)品通過系列號碼加密,每一個軟件均有唯一的產(chǎn)品系列號碼。軟件產(chǎn)品配置加密電路板后,軟件產(chǎn)品和該產(chǎn)品軟件加密板同時售出,用戶在使用時一套軟件要配備一塊加密板,通過控制加密板,就可以保證軟件產(chǎn)品安全。
      • 關(guān)鍵字: 知識產(chǎn)權(quán)保護  加密電路板  CPLD  

      面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計

      • 對新分組密碼算法SMS4進行了FPGA實現(xiàn)。所設(shè)計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實時產(chǎn)生子密鑰的密鑰擴展模塊,并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式,使解密吞吐率提高近一倍。
      • 關(guān)鍵字: 分組密碼  IP核  FPGA  

      基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計

      • 介紹了應(yīng)用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細敘述了其工作原理和設(shè)計思想,并用可編程邏輯器件FPGA予以實現(xiàn)。
      • 關(guān)鍵字: VHDL  數(shù)字鎖相環(huán)  FPGA  

      基于FPGA和TMS320DM642的CCD圖像采集和處理系統(tǒng)硬件設(shè)計

      • 為能高速、有效、實時采集CCD視頻圖像,提出了一種實時視頻圖像采集和處理系統(tǒng)設(shè)計方案。重點介紹其硬件設(shè)計原理、關(guān)鍵電路的設(shè)計,其主要功能是從CCD攝像頭輸出的模擬視頻信號中提取實時圖像,數(shù)字化后送入處理器作后期圖像處理和分析。
      • 關(guān)鍵字: CCD視頻  DM642  FPGA  圖像采集  

      基于CPLD的電子秤邏輯接口設(shè)計

      • 借助EDA工具軟件設(shè)計了一個邏輯控制部件,解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺具有可移植性,使CPU對外接器件近似透明,在更換其他類型CPU后,僅做少量軟件和硬件修改即可升級成為新系統(tǒng)。
      • 關(guān)鍵字: 邏輯控制  EDA  CPLD  電子秤  

      基于FPGA的線陣CCD器件驅(qū)動器及其系統(tǒng)控制邏輯時序的設(shè)計

      • 介紹一種基于FPGA設(shè)計線陣CCD器件TCDl208AP復雜驅(qū)動電路和整個CCD的電子系統(tǒng)控制邏輯時序的方法,并給出時序仿真波形。工程實踐結(jié)果表明,該驅(qū)動電路結(jié)構(gòu)簡單、功耗小、成本低、抗干擾能力強,適應(yīng)工程小型化的要求。
      • 關(guān)鍵字: 時序綜合分析  CCD  FPGA  
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