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      基于FPGA的同步測(cè)周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)

      • 摘    要:本文介紹了一種同步測(cè)周期計(jì)數(shù)器的設(shè)計(jì),并基于該計(jì)數(shù)器設(shè)計(jì)了一個(gè)高精度的數(shù)字頻率計(jì)。文中給出了計(jì)數(shù)器的VHDL編碼,并對(duì)頻率計(jì)的FPGA實(shí)現(xiàn)進(jìn)行了仿真驗(yàn)證,給出了測(cè)試結(jié)果。關(guān)鍵詞:頻率計(jì);VHDL;FPGA;周期測(cè)量 在現(xiàn)代數(shù)字電路設(shè)計(jì)中,采用FPGA結(jié)合硬件描述語(yǔ)言VHDL可以設(shè)計(jì)出各種復(fù)雜的時(shí)序和邏輯電路,具有設(shè)計(jì)靈活、可編程、高性能等優(yōu)點(diǎn)。本文將介紹一種基于FPGA,采用同步測(cè)周期的方法來(lái)實(shí)現(xiàn)寬頻段高精度數(shù)字頻率計(jì)的設(shè)計(jì)。 圖1 同步測(cè)周期計(jì)數(shù)器
      • 關(guān)鍵字: FPGA  VHDL  頻率計(jì)  周期測(cè)量  

      軟體當(dāng)家的硬體設(shè)計(jì)走向

      • 在過(guò)去,想獲得更隹的嵌入式產(chǎn)品功能,設(shè)計(jì)者想到的不二法門(mén)往往是采用更新一代的晶片制程技術(shù),要不然,這樣的硬體設(shè)計(jì)取向至少能提供更小的尺寸,或更低的成本,而維持一定的功能水準(zhǔn)
      • 關(guān)鍵字: 嵌入式  FPGA  DSP  

      Cyclone II FPGA滿足低成本大批量應(yīng)用需求

      • 2004年8月A版   Altera公司推出新款Cyclone II系列FPGA器件。Cyclone II FPGA的成本比第一代Cyclone器件低30%,邏輯容量大了三倍多,可滿足低成本大批量應(yīng)用需求。 市場(chǎng)驅(qū)動(dòng)力   隨著低復(fù)雜度FPGA器件成本的不斷下降,具有靈活性和及時(shí)面市優(yōu)勢(shì)的FPGA與 ASIC相比更有競(jìng)爭(zhēng)性,在數(shù)字消費(fèi)市場(chǎng)上的應(yīng)用也急劇增加。第一代Cyclone系列迄今發(fā)售了3百多萬(wàn)片,在全球擁有3,000多位客戶,對(duì)大批量低成本數(shù)字消費(fèi)市場(chǎng)有著巨大的影響,該市場(chǎng)消納了三分之一的器件
      • 關(guān)鍵字: FPGA  嵌入式  

      基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實(shí)現(xiàn)

      • 摘    要:本文介紹了一種用FPGA實(shí)現(xiàn)的HDLC轉(zhuǎn)E1的協(xié)議控制器,能實(shí)現(xiàn)將速率為N
      • 關(guān)鍵字: E1  FPGA  HDLC  幀結(jié)構(gòu)  

      嵌入式系統(tǒng)中FPGA的被動(dòng)串行配置方式

      • 嵌入式系統(tǒng)中FPGA的被動(dòng)串行配置方式,介紹一種在嵌放式系統(tǒng)中使用微處理器被動(dòng)串行配置方式實(shí)現(xiàn)對(duì)FPGA配置的方案,將系統(tǒng)程序及配置文件存在系統(tǒng)Flash中,利用微處理器的I/O口產(chǎn)生配置時(shí)序,省去配置器件;討論FPGA的各種配置方式及各種配置文件的使用。
      • 關(guān)鍵字: 配置  方式  串行  被動(dòng)  系統(tǒng)  FPGA  嵌入式  

      低壓CPLD EPM7512A的混合電壓系統(tǒng)設(shè)計(jì)

      • 較詳細(xì)地闡述不同邏輯電平的接口原理。以低壓CPLD EPM7512A為例,給出在混合電壓系統(tǒng)中的具體設(shè)計(jì)方案。
      • 關(guān)鍵字: 7512A  CPLD  7512  EPM    

      數(shù)字頻率合成器的FPGA實(shí)現(xiàn)

      • 介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點(diǎn),給出了用ACEX 1K系列器件EP1K10TC144-1實(shí)現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和仿真結(jié)果。
      • 關(guān)鍵字: FPGA  數(shù)字頻率合成器    

      基于CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì)

      • 介紹了基于可編程邏輯器件CPLD和直接數(shù)字頻率合成技術(shù)(DDS)的三相多波形函數(shù)發(fā)生器的基本原理,并在此基礎(chǔ)上給出了基于CPLD的各模塊設(shè)計(jì)方法及其VHDL源程序。
      • 關(guān)鍵字: CPLD  三相  多波形  函數(shù)發(fā)生器    

      基于MicroBlaze軟核的FPGA片上系統(tǒng)設(shè)計(jì)

      • 分析軟處理器MicroBlaze的體系結(jié)構(gòu),給出MicroBlaze內(nèi)核在軟件無(wú)線電系統(tǒng)中的應(yīng)用,實(shí)現(xiàn)SOPC(可編程系統(tǒng)芯片)。
      • 關(guān)鍵字: MicroBlaze  FPGA  軟核  片上系統(tǒng)    

      Stratix II FPGA:成功的90nm開(kāi)發(fā)和推出案例研究

      • Stratix II FPGA:成功的90nm開(kāi)發(fā)和推出案例研究
      • 關(guān)鍵字: Stratix  FPGA  II  90    

      CPLD在遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

      • 采用VHDL語(yǔ)言和圖形輸入設(shè)計(jì)方法,給出了用CPLD在遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)中實(shí)現(xiàn)地址譯碼、串口擴(kuò)展、模塊測(cè)試、模數(shù)轉(zhuǎn)換以及高位數(shù)據(jù)處理等功能的具體方法,同時(shí)簡(jiǎn)要介紹了遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)的工作原理及軟、硬件框架。
      • 關(guān)鍵字: CPLD  遠(yuǎn)程  多路數(shù)據(jù)采集  系統(tǒng)    

      用FPGA實(shí)現(xiàn)1553B總線接口中的曼碼編解碼器

      • 介紹用FPGA設(shè)計(jì)實(shí)現(xiàn)MIL-STD1553B部接口中的曼徹斯特碼編解碼器。
      • 關(guān)鍵字: 1553B  FPGA  總線接口  編解碼器    

      基于FPGA的高頻時(shí)鐘的分頻和分配設(shè)計(jì)

      • 介紹了為PET(正電子發(fā)射斷層掃描儀)的前端電子學(xué)模塊提供時(shí)間基準(zhǔn)而設(shè)計(jì)的一種新型高頻時(shí)鐘扇出電路。
      • 關(guān)鍵字: FPGA  高頻時(shí)鐘  分頻  分配    

      基于FPGA的新型諧波分析儀設(shè)計(jì)

      • 給出一種基于FPGA的新型諧波分析儀的設(shè)計(jì)方案。
      • 關(guān)鍵字: FPGA  諧波分析儀    

      數(shù)字簽名算法SHA-1的FPGA高速實(shí)現(xiàn)

      • 常用的信息驗(yàn)證碼是使用單向散列函數(shù)生成驗(yàn)證碼,安全散列算法SHA-1使用在是因特網(wǎng)協(xié)議安全性(IPSec)標(biāo)準(zhǔn)中。
      • 關(guān)鍵字: FPGA  SHA  數(shù)字簽名算法  高速實(shí)現(xiàn)    
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