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頻分分路中高速FFT的實(shí)現(xiàn)
- 摘 要:本文介紹了多相陣列FFT在星上多載波數(shù)字化分路中的應(yīng)用,并針對(duì)星上處理的實(shí)時(shí)高速處理要求,提出了一種FFT的實(shí)現(xiàn)方案,并用一片F(xiàn)PGA芯片驗(yàn)證了其正確性和可行性。關(guān)鍵詞:FFT;FPGA;頻分分路 多載波信號(hào)的數(shù)字化分路是衛(wèi)星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一,數(shù)字化分路技術(shù)主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數(shù)較多時(shí),多相陣列FFT有效地使用了抽取技術(shù),且FFT算法具有很高的計(jì)算效率,本文所討論的就是該方法中FFT的實(shí)現(xiàn)。
- 關(guān)鍵字: FFT FPGA 頻分分路
基于FPGA的可編程定時(shí)器/計(jì)數(shù)器8253的設(shè)計(jì)與實(shí)現(xiàn)
- 摘 要:本文介紹了可編程定時(shí)器/計(jì)數(shù)器8253的基本功能,以及一種用VHDL語言設(shè)計(jì)可編程定時(shí)器/計(jì)數(shù)器8253的方法,詳述了其原理和設(shè)計(jì)思想,并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現(xiàn)。關(guān)鍵詞:FPGA;IP;VHDL 引言在工程上及控制系統(tǒng)中,常常要求有一些實(shí)時(shí)時(shí)鐘,以實(shí)現(xiàn)定時(shí)或延時(shí)控制,如定時(shí)中斷,定時(shí)檢測(cè),定時(shí)掃描等,還要求有計(jì)數(shù)器能對(duì)外部事件計(jì)數(shù)。要實(shí)現(xiàn)定時(shí)或延時(shí)控制,有三種主要方法:軟件定時(shí)、不可編程的硬件定時(shí)、可編程的硬件定時(shí)器。其中可編
- 關(guān)鍵字: FPGA IP VHDL
256級(jí)灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)
- 摘 要:本文提出了一種LED點(diǎn)陣屏實(shí)現(xiàn)256級(jí)灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理,設(shè)計(jì)出了基于FPGA 的控制電路。關(guān)鍵詞:256級(jí)灰度;LED點(diǎn)陣屏;FPGA;電路設(shè)計(jì) 引言256級(jí)灰度LED點(diǎn)陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景,本文提出一種新的控制方式,即逐位分時(shí)控制方式。隨著大規(guī)??删幊踢壿嬈骷某霈F(xiàn),由純硬件完成的高速、復(fù)雜控制成為可能。 逐位分時(shí)點(diǎn)亮工作原理所謂逐位分時(shí)點(diǎn)亮,即從一個(gè)字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù),分8次點(diǎn)亮對(duì)應(yīng)的像
- 關(guān)鍵字: 256級(jí)灰度 FPGA LED點(diǎn)陣屏 電路設(shè)計(jì) 發(fā)光二極管 LED
一種高效的復(fù)信號(hào)處理芯片設(shè)計(jì)
- 摘 要:本文提出了一種高效的復(fù)信號(hào)處理芯片的設(shè)計(jì)方法。本芯片是某雷達(dá)信號(hào)處理機(jī)的一部分,接收3組ADC的輸出復(fù)數(shù)據(jù),依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號(hào)的功率譜等功能。在這5種功能中,加窗、512點(diǎn)FFT和求功率譜復(fù)用一個(gè)蝶形單元。本芯片由單片F(xiàn)PGA實(shí)現(xiàn),計(jì)算精度高、速度較快,滿足雷達(dá)系統(tǒng)的實(shí)時(shí)處理要求。關(guān)鍵詞: FFT;蝶形單元;塊浮點(diǎn);功率譜; FPGA 引言復(fù)信號(hào)處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實(shí)時(shí)處理特點(diǎn)要求芯片運(yùn)
- 關(guān)鍵字: FFT FPGA 蝶形單元 功率譜 塊浮點(diǎn)
基于CPLD的高速超聲車距報(bào)警器設(shè)計(jì)
- 摘要:本文給出了一個(gè)基于CPLD高速超聲車距報(bào)警器系統(tǒng)設(shè)計(jì)。關(guān)鍵詞:車距報(bào)警器;CPLD;雙口RAM 引言 為減少汽車碰撞事故的發(fā)生,汽車碰撞技術(shù)在近年發(fā)展很快。汽車避撞技術(shù)首先需要解決的問題是汽車之間的安全距離,當(dāng)汽車與汽車之間的距離小于安全距離時(shí),就應(yīng)該能夠自動(dòng)報(bào)警。本文給出了高速防撞器的核心部分:車距報(bào)警器的設(shè)計(jì)方法。筆者設(shè)計(jì)了一款安裝于車前/車尾的便攜式系統(tǒng),能在汽車停車、倒車以及行使過程中自動(dòng)監(jiān)控汽車與其它汽車、人和障礙物之間的距離,如果距離小于規(guī)定的安全距離
- 關(guān)鍵字: CPLD
基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
- 摘 要:本文介紹了高速ADC AD9430的功能,詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法,并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測(cè)試結(jié)果。關(guān)鍵詞:數(shù)據(jù)采集;FPGA;AD9430引言結(jié)合實(shí)際任務(wù)的要求,本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng),主要用于采集雷達(dá)回波。在這個(gè)系統(tǒng)中,選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲(chǔ),同時(shí)通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
- 關(guān)鍵字: AD9430 FPGA 數(shù)據(jù)采集
基于雙DSP的磁軸承數(shù)字控制器容錯(cuò)設(shè)計(jì)
- 摘 要:本文介紹了應(yīng)用于磁軸承的雙DSP熱備容錯(cuò)控制方案,該方案采用時(shí)鐘同步技術(shù),由總線表決模塊實(shí)現(xiàn)系統(tǒng)的容錯(cuò)處理,硬件判決模塊實(shí)現(xiàn)硬件故障判斷。由中心仲裁模塊根據(jù)兩判決模塊的結(jié)果進(jìn)行復(fù)雜的仲裁,并完成切換和完善的報(bào)警邏輯,從而提高了磁軸承控制系統(tǒng)的可靠性。關(guān)鍵詞:容錯(cuò);磁軸承; 控制器; CPLD; DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉(zhuǎn)子懸浮起來的一種新型高性能軸承,具有無接觸、無摩擦、高速度、高精度、不需潤滑和密封等一系列特點(diǎn),在交通、超高速超精密加工
- 關(guān)鍵字: CPLD DSP 磁軸承 控制器 容錯(cuò)
基于PCI總線的實(shí)時(shí)DVB碼流接收系統(tǒng)的硬件設(shè)計(jì)
- 摘 要:本文介紹了基于PCI專用芯片PCI9054和CPLD的DVB碼流接收系統(tǒng)的硬件設(shè)計(jì)。該設(shè)計(jì)采用了PCI9054+CPLD的數(shù)字處理方案,并采用一種新的方法更高效地利用雙端口RAM,保證了高速、大容量數(shù)據(jù)流的實(shí)時(shí)處理。關(guān)鍵詞:DVB;PCI;CPLD;雙端口RAM;WDM模式 前言通過PC接收DVB(數(shù)字視頻廣播)碼流已成為一項(xiàng)新的多媒體數(shù)據(jù)接收技術(shù)。因此,設(shè)計(jì)基于PC平臺(tái)的DVB碼流接收卡,是數(shù)字廣播電視發(fā)展的需要。由于DVB傳輸流的平均傳輸速率為6
- 關(guān)鍵字: CPLD DVB PCI WDM模式 雙端口RAM 存儲(chǔ)器
基于FPGA的非對(duì)稱同步FIFO設(shè)計(jì)
- 摘 要:本文在分析了非對(duì)稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計(jì)難點(diǎn)的基礎(chǔ)上,采用VHDL描述語言,并結(jié)合FPGA,實(shí)現(xiàn)了一種非對(duì)稱同步FIFO的設(shè)計(jì)。關(guān)鍵詞:非對(duì)稱同步FIFO;VHDL;FPGA;DLL;BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件,可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用,例如在某數(shù)據(jù)采集和處理系統(tǒng)中,需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU,但是由于目前同步FIFO器件的輸入與輸
- 關(guān)鍵字: BlockRAM DLL FPGA VHDL 非對(duì)稱同步FIFO 存儲(chǔ)器
基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)
- 摘 要:本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案,并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對(duì)所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測(cè)試,表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞:數(shù)字鎖相環(huán)(DPLL);捕獲時(shí)間;FPGA;VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數(shù),指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時(shí)間。在一些系統(tǒng)中,如跳頻通信系統(tǒng),由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次,甚至高達(dá)上萬次),要求鎖相環(huán)能夠?qū)π盘?hào)相位快速捕獲。因此
- 關(guān)鍵字: FPGA VHDL 捕獲時(shí)間 數(shù)字鎖相環(huán)(DPLL)
用CPLD實(shí)現(xiàn)Gollmann密鑰流發(fā)生器
- 摘 要:本文根據(jù)Gollmann密鑰流發(fā)生器的原理和偽隨機(jī)序列產(chǎn)生的程序,利用VHDL語言和CPLD,設(shè)計(jì)出Gollmann密鑰流發(fā)生器。該發(fā)生器滿足一般的加密要求,可以保護(hù)信息傳輸?shù)陌踩?。關(guān)鍵詞:Gollmann ;VHDL ;CPLD;偽隨機(jī)序列引言對(duì)通信數(shù)據(jù)進(jìn)行加密的方法可分為兩大類:軟加密和硬加密。其中硬加密具有加密強(qiáng)度大、可靠性高等特點(diǎn)。本文根據(jù)流密碼發(fā)生器原理,用CPLD設(shè)計(jì)出了Gollmann流密碼發(fā)生器。原理密碼安全的偽隨機(jī)序列發(fā)生器用于流密碼時(shí)十分理想
- 關(guān)鍵字: CPLD Gollmann VHDL 偽隨機(jī)序列
CPLD器件的在系統(tǒng)動(dòng)態(tài)配置
- 介紹一種利用微控制器動(dòng)態(tài)配置CPLD器件的方法。將配置文件存放在存儲(chǔ)器中,配置文件中的控制代碼驅(qū)動(dòng)在微處理器中運(yùn)行的配置引擎;將配置文件中的配置信息通過JTAG口移入CPLD,實(shí)現(xiàn)器件的動(dòng)態(tài)配置
- 關(guān)鍵字: CPLD 器件 動(dòng)態(tài)配置 系統(tǒng)
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