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Verilog HDL的歷史及設(shè)計流程
- Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計者和 Cadence 公司（ Cadence Design System ）的第一個合伙人。
- 關(guān)鍵字： VerilogHDL VHDL 設(shè)計流程
基于CPLD/FPGA的出租車計費(fèi)系統(tǒng)
- 介紹了出租車計費(fèi)器系統(tǒng)的組成及工作原理，簡述了在EDA平臺上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計思想和實現(xiàn)過程。論述了車型調(diào)整模塊、計程模塊、計費(fèi)模塊、譯碼動態(tài)掃描模塊等的設(shè)計方法與技巧。
- 關(guān)鍵字： CPLD／PPGA 硬件描述語言 出租車計費(fèi)器 MAX+PLUS軟件 數(shù)字系統(tǒng)
SystemVerilog語言簡介
- Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計的各個模塊定義端口，我們必須對期望的硬件設(shè)計有一個詳細(xì)的認(rèn)識。不幸的是，在設(shè)計的早期，我們很難把握設(shè)計的細(xì)節(jié)。
- 關(guān)鍵字： SystemVerilog 語言 VHDL
CPLD芯片選型（三）
- Xilinx CoolRunner 系列CPLD器件分CoolRunner-Ⅱ系列和CoolRunner XPLA 3系列器件。1999年8月，Xilinx收購了Philips的CoolRunner生產(chǎn)線并開始提供XPLA（eXtenden Programmable Logic Array，加強(qiáng)型可編程邏輯陣列）系列器件
- 關(guān)鍵字： Xilinx CoolRunner CPLD
Verilog HDL和VHDL的比較
- 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強(qiáng)的生命力。
- 關(guān)鍵字： Verilog VHDL HDL
什么是VHDL?
- VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。
- 關(guān)鍵字： VHDL
CPLD/FPGA技術(shù)及電子設(shè)計自動化
- 電子設(shè)計自動化（EDA）的實現(xiàn)是與CPLD/FPGA技術(shù)的迅速發(fā)展息息相關(guān)的。CPLD/FPGA是80年代中后期出現(xiàn)的，其特點(diǎn)是具有用戶可編程的特性。利用PLD/FPGA，電子系統(tǒng)設(shè)計工程師可以在實驗室中設(shè)計出專用IC，實現(xiàn)系統(tǒng)的集成，從而大大縮短了產(chǎn)品開發(fā)、上市的時間，降低了開發(fā)成本。此外，CPLD/FPGA還具有靜態(tài)可重復(fù)編程或在線動態(tài)重構(gòu)特性，使硬件的功能可象軟件一樣通過編程來修改，不僅使設(shè)計修改和產(chǎn)品升級變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。
- 關(guān)鍵字： 可編程邏輯器件 FPGA CPLD 電子設(shè)計 靈活性
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