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            EEPW首頁 >> 主題列表 >> vhdl-cpld

            基于VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用

            • VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的,是一種用于數(shù)字系統(tǒng)設(shè)計(jì)、測(cè)試,面向多領(lǐng)域、多層次的IEEE標(biāo)準(zhǔn)硬件描述語言。
            • 關(guān)鍵字: VHDL  Max+PlusⅡ  EDA  

            開關(guān)磁阻電機(jī)角度位置的純硬件控制

            • 針對(duì)開關(guān)磁阻電機(jī)APC方式,本文介紹了一種基于CPLD的純硬件控制方式。該系統(tǒng)采用一臺(tái)1KW 6/4結(jié)構(gòu)開關(guān)磁阻電機(jī)作為機(jī)電能量轉(zhuǎn)換裝置,采用EP1K30TC144-3型CPLD(復(fù)雜可編程邏輯器件)和外圍電路構(gòu)成數(shù)字控制器。實(shí)驗(yàn)結(jié)果表明,本文提出的開關(guān)磁阻電機(jī)純硬件控制系統(tǒng)在實(shí)踐上是可行的,基于CPLD的純硬件控制器可獲得優(yōu)良的控制效果。
            • 關(guān)鍵字: 開關(guān)磁阻電機(jī)  APC  CPLD  

            EDA中的車載DVD位控主要VHDL源程序

            MAX II 控制路徑應(yīng)用

            • 無論是在通訊,消費(fèi)電子,計(jì)算還是工業(yè)領(lǐng)域,MAX II CPLD都是進(jìn)行控制路徑應(yīng)用最好的選擇,這些應(yīng)用都受成本和功耗預(yù)算的約束。MAX II器件提供更低的架構(gòu)、更低的功耗以及更高的密度,使之成為復(fù)雜控制應(yīng)用的最理想的解決方案,包括那些以前不可能采用CPLD的應(yīng)用。
            • 關(guān)鍵字: MAXII  控制路徑  CPLD  

            獨(dú)特的功能——只有MAX II CPLD能夠提供

            • MAX? II CPLD 體系結(jié)構(gòu)中兩個(gè)獨(dú)特的功能是其他 CPLD 所不具有的:內(nèi)部振蕩器和 8 Kbits 非易失用戶閃存 ( 請(qǐng)參考圖 1) 。
            • 關(guān)鍵字: MAX?II  體系結(jié)構(gòu)  CPLD  獨(dú)特功能  

            FPGA系列相關(guān)圖書介紹

            使用MAX II CPLD 作為模擬鍵盤編碼器

            • CPLD 最常見的應(yīng)用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實(shí)現(xiàn)鍵盤功能。I/O 擴(kuò)展是CPLD 很普通的功能,使處理器采用很少的I/O 便可以解碼規(guī)模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O,但是在鍵盤解碼時(shí)沒有必要為每一開關(guān)提供一個(gè)I/O。采用較少的連線進(jìn)行鍵盤解碼的優(yōu)點(diǎn)在于減少了鍵盤到主電路板的走線數(shù)量,降低了鍵盤區(qū)開關(guān)矩陣的復(fù)雜度。本應(yīng)用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個(gè)I/O 和一個(gè)GND 引腳的大規(guī)模開
            • 關(guān)鍵字: MAXII  模擬鍵盤  CPLD  編碼器  

            低功耗MAX II CPLD

            • Altera 的 MAX? II CPLD 系列自從推出以來,在低功耗應(yīng)用上大展身手,特別是新的零功耗 MAX IIZ ,它的動(dòng)態(tài)功耗和待機(jī)功耗都是業(yè)界最低的。 Altera新的零功耗 MAX IIZ CPLD ,在 CPLD 業(yè)界實(shí)現(xiàn)了最低的靜態(tài)和動(dòng)態(tài)功耗。 Altera? CPLD 能夠幫助您提高性能,同時(shí)降低功耗。
            • 關(guān)鍵字: Altera  低功耗  MAXII  CPLD  

            CPLD MAX II低成本架構(gòu)

            • 基于極具突破性的新型CPLD架構(gòu),MAX? II器件重新定義了CPLD的價(jià)值定位。傳統(tǒng)意義上,CPLD由基于宏單元的邏輯陣列塊(LAB)和特定的全局布線矩陣組成。對(duì)于基于宏單元的構(gòu)架,隨著邏輯密度的增加,布線區(qū)域呈指數(shù)性增長,因此當(dāng)密度大于512宏單元時(shí),該架構(gòu)不具有高效的可升級(jí)性。
            • 關(guān)鍵字: 架構(gòu)  CPLD  Max  

            基于FPGA的數(shù)字式心率計(jì)的設(shè)計(jì)實(shí)現(xiàn)

            • 心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備,實(shí)時(shí)準(zhǔn)確的心率測(cè)量在病人監(jiān)控、臨床治療及體育競(jìng)賽等方面都有著廣泛的應(yīng)用。心率測(cè)量包括瞬時(shí)心率測(cè)量和平均心率測(cè)量。瞬時(shí)心率不僅能夠反映心率的快慢。同時(shí)能反映心率是否勻齊;平均心率雖只能反映心率的快慢,但記錄方便,因此這兩個(gè)參數(shù)在測(cè)量時(shí)都是必要的。
            • 關(guān)鍵字: VHDL  數(shù)字式  FPGA  心率計(jì)  設(shè)計(jì)  

            VHDL結(jié)構(gòu)體的行為描述法

            • 所謂結(jié)構(gòu)體的行為描述(behavioral descriptions),即對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級(jí)描述,
            • 關(guān)鍵字: VHDL  結(jié)構(gòu)體  行為描述法  

            異步FIFO的VHDL設(shè)計(jì)

            • 本文給出了一個(gè)利用格雷碼對(duì)地址編碼的羿步FIFO的實(shí)現(xiàn)方法,并給出了VHDL程序,以解決異步讀寫時(shí)鐘引起的問題。
            • 關(guān)鍵字: 異步  FIFO  VHDL  設(shè)計(jì)  

            VHDL結(jié)構(gòu)體的結(jié)構(gòu)化描述法

            • 在結(jié)構(gòu)體中,設(shè)計(jì)任務(wù)的程序包內(nèi)定義了一個(gè)8輸入與門(and8)和一個(gè)二異或非門(xnor2)。把該程序包編譯到庫中,可通過USE從句來調(diào)用這些元件,并從work庫中的gatespkg程序包里獲取標(biāo)準(zhǔn)化元件。
            • 關(guān)鍵字: VHDL  結(jié)構(gòu)體  結(jié)構(gòu)化  描述法  

            VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法

            • 據(jù)流描述(dataflow description)是結(jié)構(gòu)體描述方法之一,它描述了數(shù)據(jù)流程的運(yùn)動(dòng)路徑、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。例如,同樣是一個(gè)8位比較器采用數(shù)據(jù)流法編程
            • 關(guān)鍵字: VHDL  結(jié)構(gòu)體  數(shù)據(jù)流  描述法  

            MAX II CPLD應(yīng)用手冊(cè)

            • 無論是設(shè)計(jì)通信、消費(fèi)、計(jì)算機(jī)或工業(yè)應(yīng)用,MAX?II器件都能夠?yàn)槌杀竞凸β适芟薜目刂仆ǖ缿?yīng)用提供所需的功能。MAX II更低的價(jià)格,更低的功率和更大的容量使其成為復(fù)雜控制應(yīng)用的理想方案,包括以往不可能在CPLD中實(shí)現(xiàn)的新應(yīng)用。MAX II器件采用了全新 CPLD體系結(jié)構(gòu),比以往的MAX器件有重大改進(jìn)。
            • 關(guān)鍵字: 應(yīng)用手冊(cè)  CPLD  
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