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基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn)
- 基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn),摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語言，來實(shí)現(xiàn)DDR2對(duì)數(shù)據(jù)文件解析的目的：分析了CPCI總線與FPGA之間的通信特點(diǎn);然后根據(jù)收到的數(shù)據(jù)文件要求，介紹了DDR2的使用方法;最后介紹了對(duì)
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混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)
- 混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要：隨著電子對(duì)抗技術(shù)的快速發(fā)展，在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過對(duì)混合同余法產(chǎn)生隨機(jī)序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
- 關(guān)鍵字： 高斯白噪聲 混合同余法 FPGA Verilog HDL
【E課堂】verilog之可綜合與不可綜合
- 可綜合的意思是說所編寫的代碼可以對(duì)應(yīng)成具體的電路，不可綜合就是所寫代碼沒有對(duì)應(yīng)的電路結(jié)構(gòu)，例如行為級(jí)語法就是一種不可綜合的代碼，通常用于寫仿真測(cè)試文件?！ 〗⒖删C合模型時(shí)，需注意以下幾點(diǎn)： 不使用initial 不使用#10之類的延時(shí)語句 不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever，while等 不使用用戶自定義原語(UDP元件) 盡量使用同步方式設(shè)計(jì)電路 用always塊來描述組合邏輯時(shí)，應(yīng)列出所有輸入信號(hào)作為敏感信號(hào)列表，即always@(*) 所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)
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數(shù)字電路設(shè)計(jì)入門之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功
- 這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計(jì)-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數(shù)字設(shè)計(jì)》;而對(duì)于硬件描述語言呢?有兩個(gè)原則，一個(gè)是買書的原則，一個(gè)是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時(shí)候可以查一查某些語法;一類是，對(duì)語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計(jì)電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
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數(shù)字電路設(shè)計(jì)入門之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功
- 這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計(jì)-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數(shù)字設(shè)計(jì)》;而對(duì)于硬件描述語言呢?有兩個(gè)原則，一個(gè)是買書的原則，一個(gè)是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時(shí)候可以查一查某些語法;一類是，對(duì)語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計(jì)電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
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新一代IC設(shè)計(jì)聚焦改善混合信號(hào)驗(yàn)證技術(shù)
- IC設(shè)計(jì)業(yè)界目前正研究如何統(tǒng)合Verilog-AMS與IEEE 1800標(biāo)準(zhǔn)的SystemVerilog，或?qū)肽M混合信號(hào)(AMS)成為新的SystemVerilog-AMS標(biāo)準(zhǔn)。 目前四大驗(yàn)證語言標(biāo)準(zhǔn)有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標(biāo)準(zhǔn)，但仍需數(shù)年研究才能供業(yè)界使用。 根據(jù)智財(cái)標(biāo)準(zhǔn)設(shè)立組織Accellera官網(wǎng)，許多研究正如火如荼進(jìn)行，聚焦新功能與產(chǎn)
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不同的verilog代碼風(fēng)格看RTL視圖之二
- 這次要說明的一個(gè)問題是我在做一個(gè)480*320液晶驅(qū)動(dòng)的過程中遇到的，先看一個(gè)簡(jiǎn)單的對(duì)比，然后再討論不遲。 這個(gè)程序是在我的液晶驅(qū)動(dòng)設(shè)計(jì)中提取出來的。假設(shè)是x_cnt不斷的增加，8bit的x_cnt加一個(gè)周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號(hào)只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個(gè)區(qū)間內(nèi)為1，其它時(shí)刻內(nèi)為0。一般而言會(huì)有如下兩種描述，前者是時(shí)序邏輯，后者是組合邏輯。當(dāng)然除了下面兩種編碼風(fēng)格外，還可以有很
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零基礎(chǔ)學(xué)FPGA（十）初入江湖之i2c通信
- 相信學(xué)過單片機(jī)的同學(xué)對(duì)I2C總線都不陌生吧，今天我們來學(xué)習(xí)怎么用verilog語言來實(shí)現(xiàn)它，并在FPGA學(xué)習(xí)版上顯示。 i2c總線在近年來微電子通信控制領(lǐng)域廣泛采用的一種新型的總線標(biāo)準(zhǔn)，他是同步通信的一種特殊方式，具有接口少，控制簡(jiǎn)單，器件封裝形式小，通信速率高等優(yōu)點(diǎn)。在主從通信中，可以有多個(gè)i2c總線器件同時(shí)接到i2c總線上，所有與i2c兼容的器件都有標(biāo)準(zhǔn)的接口，通過地址來識(shí)別通信對(duì)象，使他們可以經(jīng)由i2c總線互相直接通信。 i2c總線由兩條線控制，一條時(shí)鐘線SCL，一條數(shù)據(jù)線SDA，這
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【從零開始走進(jìn)FPGA】路在何方——Verilog快速入門
- 一、關(guān)于HDL 1. HDL簡(jiǎn)介 HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內(nèi)部邏輯門的工作狀態(tài)，來實(shí)現(xiàn)一定電路。 隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優(yōu)勢(shì)，根據(jù)業(yè)界應(yīng)用而定。 2. VHDL和Verilog區(qū)別 在業(yè)界，VHDL和Veri
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不同的verilog代碼風(fēng)格看RTL視圖之一
- 剛開始玩CPLD/FPGA開發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點(diǎn)稍微復(fù)雜的程序，如果不注意coding style，很容易就溢出了。當(dāng)時(shí)做一個(gè)三位數(shù)的解碼基本就讓我苦死了，對(duì)coding style的重要性也算是有一個(gè)比較深刻的認(rèn)識(shí)了。 后來因?yàn)橐恢痹谕鎥ilinx的spartan3 xc3s400，這塊芯片資源相當(dāng)豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數(shù)據(jù)都沒有問題(VGA顯示用)。而最近
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解讀verilog代碼的一點(diǎn)經(jīng)驗(yàn)
- 學(xué)習(xí)FPGA其實(shí)也不算久，開始的時(shí)候參考別人的代碼并不多，大多是自己寫的，那時(shí)候做時(shí)序邏輯多一些。參加了中嵌的培訓(xùn)班，一個(gè)多月的時(shí)間在熟悉ISE軟件的使用以及verilog語法方面下了苦功，也參考了不少書，算是為自己打下了比較好的基礎(chǔ)。因?yàn)槟菚r(shí)候培訓(xùn)的方向是軟件無線電方面的，所以做了很多有關(guān)的模塊程序，之前的日志里也發(fā)表了很多，關(guān)鍵是一個(gè)興趣，感覺仿真后看到自己的一個(gè)個(gè)算法思想得到實(shí)現(xiàn)真有成就感。后來停了一段時(shí)間，因?yàn)閷?shí)在沒有比較有意思的活干了。 直到前段時(shí)間開始使用SP306的開發(fā)板，然后會(huì)參
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基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計(jì)及技術(shù)文獻(xiàn)匯總
- 圖像傳感器，或稱感光元件，是一種將光學(xué)圖像轉(zhuǎn)換成電子信號(hào)的設(shè)備，它被廣泛地應(yīng)用在數(shù)碼相機(jī)和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號(hào)，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補(bǔ)式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻(xiàn)，供大家參考。 基于USB傳輸及CMOS圖像傳感器的指紋識(shí)別儀的實(shí)
- 關(guān)鍵字： Verilog HDL QuartusⅡ VHDL
零基礎(chǔ)學(xué)FPGA（八）手把手解析時(shí)序邏輯乘法器代碼
- 上次看了一下關(guān)于乘法器的Verilog代碼，有幾個(gè)地方一直很迷惑，相信很多初學(xué)者看這段代碼一定跟我當(dāng)初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問，說這段代碼不好理解，今天小墨同學(xué)就和大家一起來看一下這段代碼，我會(huì)親自在草稿紙上演算，盡量把過程寫的詳細(xì)些，讓更多的人了解乘法器的設(shè)計(jì)思路。 下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細(xì)解釋 module mux16( clk,rst_n, start,ain,bin,yout,done ); inpu
- 關(guān)鍵字： FPGA Verilog 時(shí)序邏輯
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歡迎您創(chuàng)建該詞條，闡述對(duì)verilog-a的理解，并與今后在此搜索verilog-a的朋友們分享。 創(chuàng)建詞條
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