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            基于FPGA和Verilog的液晶顯示控制器設(shè)計(jì)
            
                                                            
                                        
              
                    	
            • 液晶顯示器由于具有低壓、微功耗、顯示信息量大、體積小等特點(diǎn)，在移動通信終端、便攜計(jì)算機(jī)、GPS衛(wèi)星定位系統(tǒng)等領(lǐng)域有廣泛用途，成為使用量最大的顯示器件。液晶顯示控制器作為液晶驅(qū)動電路的核心部件通常由集成電路
              • 
                    	                        
            • 關(guān)鍵字：
                        控制器  設(shè)計(jì)  液晶顯示  Verilog  FPGA  基于                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)
            
                                                            
              
                    	
            • 0 引 言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問題，而且端口擴(kuò)展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  C68013  68013  FPGA                            
              • 
                   	
            
                    
            
                
            
                                
            
                    
            基于XCR3032的大容量FLASH存儲器接口設(shè)計(jì)
            
                                                            
              
                    	
            • 摘要：提出一種使用Xilinx公司生產(chǎn)的低功耗CPLD芯片XCR3032來實(shí)現(xiàn)微控制器與大容量FLASH存儲器相接口的...
              • 
                    	                        
            • 關(guān)鍵字：
                        XCR3032  FLASH存儲器  K9K1G08U0M  Verilog  HDL                          
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            verilog PS2鍵盤解碼源程序
            
                                                            
              
                    	
            • 之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
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            • 關(guān)鍵字：
                        源程序  解碼  鍵盤  PS2  verilog                          
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            FPGA入門知識
            
                                                            
                                        
              
                    	
            • 目前以硬件描述語言(Verilog 或 VHDL)所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。

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            • 關(guān)鍵字：
                        賽靈思  FPGA  Verilog                          
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            基于Verilog HDL的I2C總線分析器
            
                                                            
              
                    	
            • 提出了采用VerilogHDL設(shè)計(jì)I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動、主機(jī)和從...
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            • 關(guān)鍵字：
                        Verilog  HDL  I2C總線分析器                          
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            Verilog HDL阻塞屬性探究及其應(yīng)用
            
                                                            
              
                    	
            • Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計(jì)算完畢，立即更新。在執(zhí)行時(shí)
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  HDL  阻塞屬性                            
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            基于Verilog硬件描述語言的AES密碼算法實(shí)現(xiàn)
            
                                                            
              
                    	
            • 　　0 引言　　密碼模塊是安全保密系統(tǒng)的重要組成部分，其核心任務(wù)就是加/解密數(shù)據(jù)。目前，分組密碼算法AES以 ...
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  AES密碼算法                          
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            基于Verilog HDL濾波器的設(shè)計(jì)
            
                                                            
                                        
              
                    	
            • 　現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數(shù)字來表示，然后對這些數(shù)字信號進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
              • 
                    	                        
            • 關(guān)鍵字：
                        設(shè)計(jì)  濾波器  HDL  Verilog  基于                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn)
            
                                                            
              
                    	
            • 基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn),目標(biāo)：在xo640上實(shí)現(xiàn)一個(gè)簡單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲，用FIFO實(shí)現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等，極大方便后期的開發(fā)和調(diào)試。       
              • 
                    	                        
            • 關(guān)鍵字：
                        FPGA/CPLD  實(shí)現(xiàn)  UART  簡易  Verilog  基于                          
              • 
                   	
            
                    
            
                
            
                                
            
                    
            博客園正式支持Verilog語法著色功能
            
                                                            
              
                    	
            • 博客園正式支持Verilog語法著色功能,以前在貼Verilog代碼時(shí)，都只能挑C++或者C#的語法著色，但兩者的主題詞畢竟不太一樣，透過dudu的幫助，我將Verilog 2001年的主題詞加上了，現(xiàn)在博客園也能漂亮的顯示Verilog代碼了!!介紹
              以下是個(gè)典型的Verilog代碼
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            • 關(guān)鍵字：
                        著色  功能  語法  Verilog  正式  支持  博客                          
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            智能卡控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)
            
                                                            
              
                    	
            • 摘要：本文介紹了一款兼容ISO7816-3協(xié)議的智能卡控制器IP核。該IP核能實(shí)現(xiàn)對智能卡的探測、電源管理、復(fù)位和...
              • 
                    	                        
            • 關(guān)鍵字：
                        ASIC  ISO7816  智能卡  IP核  Verilog  語言                          
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            ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)
            
                                                            
                                        
              
                    	
            • ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì),ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計(jì)，本文對ST-BUS總線進(jìn)行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計(jì)方法，給出了Verilog HDL實(shí)現(xiàn)和模塊的時(shí)序仿真圖。
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            • 關(guān)鍵字：
                        HDL  設(shè)計(jì)  Verilog  模塊  總線  接口  ST-BUS                          
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            賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)小技巧
            
                                                            
              
                    	
            • 以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度...
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            • 關(guān)鍵字：
                        FPGA  賽靈思  Verilog  CPLD                          
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            verilog中阻塞賦值和非阻塞賦值
            
                                                            
              
                    	
            • verilog中阻塞賦值和非阻塞賦值,阻塞和非阻塞語句作為verilog HDL語言的最大難點(diǎn)之一，一直困擾著FPGA設(shè)計(jì)者，即使是一個(gè)頗富經(jīng)驗(yàn)的設(shè)計(jì)工程師，也很容易在這個(gè)點(diǎn)上犯下一些不必要的錯(cuò)誤。阻塞和非阻塞可以說是血脈相連，但是又有著本質(zhì)的差別。理解
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            • 關(guān)鍵字：
                        阻塞  verilog                          
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            verilog-a介紹
            
      			
            
		      	
            
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