verilog hdl 文章進(jìn)入verilog hdl技術(shù)社區(qū)

抗故障攻擊的專用芯片存儲(chǔ)單元設(shè)計(jì)

在復(fù)用檢測(cè)和線性校驗(yàn)碼檢測(cè)的基礎(chǔ)上，提出互補(bǔ)存儲(chǔ)、奇偶校驗(yàn)和漢明碼校驗(yàn)三種存儲(chǔ)單元的抗故障攻擊防護(hù)方案。應(yīng)用這三種方案，用硬件描述語(yǔ)言Verilog設(shè)計(jì)了三種抗故障攻擊雙端口RAM存儲(chǔ)器，在Altera 公司的器件EP1C12Q240C8上予以實(shí)現(xiàn)。
關(guān)鍵字：漢明碼校驗(yàn) 存儲(chǔ)單元 Verilog

基于FPGA步進(jìn)電機(jī)驅(qū)動(dòng)控制系統(tǒng)的設(shè)計(jì)

通過(guò)對(duì)步進(jìn)電機(jī)的驅(qū)動(dòng)控制原理的分析，利用Verilog語(yǔ)言進(jìn)行層次化設(shè)計(jì)，最后實(shí)現(xiàn)了基于FPGA步進(jìn)電機(jī)的驅(qū)動(dòng)控制系統(tǒng)。該系統(tǒng)可以實(shí)現(xiàn)步進(jìn)電機(jī)按既定角度和方向轉(zhuǎn)動(dòng)及定位控制等功能。仿真和綜合的結(jié)果表明，該系統(tǒng)不但可以達(dá)到對(duì)步進(jìn)電機(jī)的驅(qū)動(dòng)控制，同時(shí)也優(yōu)化了傳統(tǒng)的系統(tǒng)結(jié)構(gòu)，提高了系統(tǒng)的抗干擾能力和穩(wěn)定性，可用于工業(yè)自動(dòng)化、辦公自動(dòng)化等應(yīng)用場(chǎng)合。
關(guān)鍵字：步進(jìn)電機(jī) Verilog FPGA

帶I2C接口的時(shí)鐘IP核設(shè)計(jì)與優(yōu)化

采用FPGA可編程邏輯器件和硬件描述語(yǔ)言Verilog實(shí)現(xiàn)了時(shí)鐘IP核數(shù)據(jù)傳輸、調(diào)時(shí)和鬧鈴等功能設(shè)計(jì).在此基礎(chǔ)上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過(guò)Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對(duì)設(shè)計(jì)進(jìn)行仿真、綜合和優(yōu)化,證明了設(shè)計(jì)的可行性.
關(guān)鍵字： Verilog 時(shí)鐘IP核 Modelsim仿真

基于FPGA的串行接口SPI的設(shè)計(jì)與實(shí)現(xiàn)

SPI 總線是一個(gè)同步串行接口的數(shù)據(jù)總線，具有全雙工、信號(hào)線少、協(xié)議簡(jiǎn)單、傳輸速度快等特點(diǎn)。介紹了SPI 總線的結(jié)構(gòu)和工作原理，對(duì)4 種工作模式的異同進(jìn)行了比較，并著重分析了SPI 總線的工作時(shí)序。利用Verilog 硬件描述語(yǔ)言編寫出SPI 總線的主機(jī)模塊，經(jīng)ModelSim 仿真得出相應(yīng)的仿真波形。
關(guān)鍵字： SPI 同步串行接口 Verilog

基于Avalon-ST接口幀讀取IP核的設(shè)計(jì)和應(yīng)用

研究基于Avalon-ST接口幀讀取的IP核設(shè)計(jì)應(yīng)用，通過(guò)Avalon-ST接口將外部存儲(chǔ)中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計(jì)方案，使用Verilog HDL語(yǔ)言對(duì)模塊進(jìn)行硬件設(shè)計(jì)，并將實(shí)現(xiàn)的模塊進(jìn)行測(cè)試。
關(guān)鍵字： Avalon-ST IP核 Verilog

基于FPGA和Verilog的LCD控制器設(shè)計(jì)

本文選用Xilinx公司的SpananIII系列XC3S200器件，利用硬件描述語(yǔ)言Verilog設(shè)計(jì)了液晶顯示擰制器，實(shí)現(xiàn)了替代專用集成電路驅(qū)動(dòng)控制LCD的作用。
關(guān)鍵字： Verilog 液晶顯示擰制器 LCD

HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)

介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器

Verilog HDL基礎(chǔ)之：Verilog HDL語(yǔ)言簡(jiǎn)介

Verilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見(jiàn)

采用Verilog的數(shù)字跑表設(shè)計(jì)及實(shí)驗(yàn)

本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。
關(guān)鍵字：計(jì)數(shù)器數(shù)字跑表 Verilog

FPGA協(xié)處理器實(shí)現(xiàn)代碼加速的設(shè)計(jì)

本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。我們還分析了通過(guò)一個(gè)涉及到基于輔助處理器單元(APU)的實(shí)際圖像顯示案例的基準(zhǔn)數(shù)據(jù)均衡決策的過(guò)程。該設(shè)計(jì)使用了在一個(gè)平臺(tái)FPGA中實(shí)現(xiàn)的一個(gè)嵌入式PowerPC。
關(guān)鍵字：協(xié)處理器代碼加速 HDL

基于FPGA光電容積脈搏波參數(shù)檢測(cè)的IP核設(shè)計(jì)

文章簡(jiǎn)要介紹了從光電容積脈搏波中提取出的特征值有助于在醫(yī)學(xué)領(lǐng)域中分析人體的病理特征。為了檢測(cè)脈搏波的血流參數(shù),整個(gè)系統(tǒng)采用Altera公司cyclone系列的FPGA開(kāi)發(fā)平臺(tái),運(yùn)用硬件語(yǔ)言Verilog HDL編程設(shè)計(jì)了波形參數(shù)的檢測(cè)模塊,通過(guò)設(shè)計(jì)IP核進(jìn)行數(shù)據(jù)處理并實(shí)現(xiàn)了脈搏波的實(shí)時(shí)檢測(cè)。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過(guò)FPGA原型驗(yàn)證。創(chuàng)新點(diǎn)在于采用FPGA通過(guò)硬件的方式提高了實(shí)時(shí)檢測(cè)的速度,降低了開(kāi)發(fā)成本,增強(qiáng)了可攜帶性。
關(guān)鍵字：病理特征 Verilog 原型驗(yàn)證

基于Verilog HDL的I2C總線功能的實(shí)現(xiàn)

簡(jiǎn)述了I2C總線的特點(diǎn);介紹了開(kāi)發(fā)FPGA時(shí)I2C總線模塊的設(shè)計(jì)思路;給出并解釋了用Verilog HDL實(shí)現(xiàn)部分I2C總線功能的程序,以及I2C總線主從模式下的仿真時(shí)序圖。
關(guān)鍵字： Verilog I2C 仿真時(shí)序

基于Verilog的SMBus總線控制器的設(shè)計(jì)與實(shí)現(xiàn)

SMBus是一種高效的同步串行總線。通過(guò)分析SMBus總線協(xié)議，提出了一種運(yùn)行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計(jì)方案，并且用Verilog語(yǔ)言描述，最后在Altera公司的FPGA上得以實(shí)現(xiàn)。通過(guò)仿真測(cè)試，證明該方法是穩(wěn)定有效的。
關(guān)鍵字： SMBus總線 Verilog 有限狀態(tài)機(jī)

基于FPGA的3D圖像處理器IP核的實(shí)現(xiàn)

LCD顯示屏的應(yīng)用越來(lái)越廣，數(shù)量越來(lái)越多。LCD顯示屏應(yīng)用廣泛,無(wú)處不在。如家庭各種電器設(shè)備。更常見(jiàn)是用于各種公共場(chǎng)合如體育館、廣場(chǎng)等商業(yè)用途。給我們傳遞一種更為直觀、生動(dòng)的信息。從此我們的生活發(fā)生了巨大改變。巨大的應(yīng)用巨大的市場(chǎng)帶來(lái)了巨大的商機(jī)?；贔PGA的LCD顯示的3D影像是為了LCD顯示屏的信息量更多，滿足人需求。
關(guān)鍵字： IP核 3D圖像處理器 FPGA LCD Verilog

基于至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的PWM調(diào)制verilog

　　一、功能描述　　脈沖寬度調(diào)制(pulse width modelation)簡(jiǎn)稱PWM，利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中?！　≡诒菊碌膽?yīng)用中可以認(rèn)為PWM就是一種方波。如圖所示：　　　　PWM波形圖　　上圖是一個(gè)周期為10ms，高電平為
關(guān)鍵字： PWM verilog

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verilog hdl介紹

Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Aut [ 查看詳細(xì) ]