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實(shí)驗(yàn)10：七段數(shù)碼管

1. 實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)理解和掌握數(shù)碼管驅(qū)動(dòng)；（3）學(xué)習(xí)用Verilog HDL描述數(shù)碼管驅(qū)動(dòng)電路。2. 實(shí)驗(yàn)任務(wù)在數(shù)碼管上顯示數(shù)字。3. 實(shí)驗(yàn)原理數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖
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一文看懂VHDL和Verilog有何不同

　　當(dāng)前最流行的硬件設(shè)計(jì)語言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當(dāng)多的擁護(hù)者。VHDL 語言由美國軍方所推出，最早通過國際電機(jī)工程師學(xué)會(huì)(IEEE)的標(biāo)準(zhǔn)，在北美及歐洲應(yīng)用非常普遍。而 Verilog HDL 語言則由 Gateway 公司提出，這家公司輾轉(zhuǎn)被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過了 IEEE 標(biāo)準(zhǔn)，在美國、日本及中國臺(tái)灣地區(qū)使用非常普遍?！　∥覀儼堰@兩種語言具體比較下：　　1.整體結(jié)構(gòu)　　點(diǎn)評(píng)
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H.264／AVC中量化的Verilog實(shí)現(xiàn)

介紹了H.264的量化算法，并用Modelsim進(jìn)行了仿真，結(jié)果與理論完全一致。分析了在FPGA開發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實(shí)現(xiàn)H.264的量化
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Verilog的語言要素有哪些？

本章介紹Verilog HDL的基本要素，包括標(biāo)識(shí)符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類
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如何基于設(shè)計(jì)Verilog FPGA 流水燈？

1 功能概述流水廣告燈主要應(yīng)用于LED燈光控制。通過程序控制LED的亮和滅，多個(gè)LED燈組成一個(gè)陣列，依次逐個(gè)點(diǎn)亮的時(shí)候像流水一樣，所以叫流水燈。由于
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HDL仿真器基于事件的仿真算法

　　目前，HDL仿真器主要有三種實(shí)現(xiàn)算法(機(jī)制)：基于時(shí)間的算法(Time-Based)、基于事件的算法(Event-Based，EBS)和基于周期的算法(Cycle-Based，CBS)　　基于時(shí)間的算法適合處理連續(xù)的時(shí)間及變量，其會(huì)在每一個(gè)時(shí)間點(diǎn)對(duì)所有的電路元件進(jìn)行計(jì)算。但是，在大部分情況下，每一個(gè)時(shí)間點(diǎn)只有約2%~10%的電路處于活動(dòng)(運(yùn)行)狀態(tài)，所以該算法效率非常低?！　』谑录乃惴ㄟm合處理離散的時(shí)間、狀態(tài)和變量。該算法只有在電路狀態(tài)發(fā)生變化時(shí)才進(jìn)行處理，只仿真那些可能引起電路狀態(tài)改變的元件。仿
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“老司機(jī)”十年FPGA從業(yè)經(jīng)驗(yàn)總結(jié)

　　大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間,至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表、搶答器、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁。當(dāng)時(shí)由于沒有接觸到HDL硬件描述語言,設(shè)計(jì)都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。　　后來讀研究生,工作陸陸續(xù)續(xù)也用過Quartus II、FoundaTIon、ISE、Libero,并且學(xué)習(xí)了verilogHDL語言,學(xué)習(xí)的過程中也慢慢體會(huì)到verilog的妙用,原來一小段語言就能完成復(fù)雜的原理圖設(shè)計(jì),而且語言的移植性可操作性比原理圖
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哈夫曼編碼的HDL實(shí)現(xiàn)

　　Huffman編碼是一種可變字長的無損壓縮編碼。根據(jù)字符出現(xiàn)的概率得到的可變字長編碼表是Huffman編碼的核心。概率低的字符使用較短的編碼，概率高的字符使用的長的編碼?！　uffman編碼的具體方法是將序列中的信源符號(hào)先按出現(xiàn)的頻次排序，把兩個(gè)最小的頻次相加，作為新的頻次和剩余的頻次重新排序，再把最小的兩個(gè)頻次相加，再重新排序，直到最后變成序列的總長度。每次挑出的最小兩個(gè)頻次所對(duì)應(yīng)的信源符號(hào)或信源符號(hào)集構(gòu)成二叉樹的左右兩支，對(duì)這左右兩支賦予“0”和“1”的權(quán)重。符號(hào)的編碼從樹的根部開始一直到達(dá)符號(hào)
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基于verilog實(shí)現(xiàn)哈夫曼編碼的新方法

傳統(tǒng)的硬件實(shí)現(xiàn)哈夫曼編碼的方法主要有：預(yù)先構(gòu)造哈夫曼編碼表，編碼器通過查表的方法輸出哈夫曼編碼[1];編碼器動(dòng)態(tài)生成哈夫曼樹，通過遍歷節(jié)點(diǎn)方式獲取哈夫曼編碼[2-3]。第一種方法從平均碼長角度看，在很多情況下非最優(yōu);第二種方法需要生成完整的哈夫曼樹，會(huì)產(chǎn)生大量的節(jié)點(diǎn)，且需遍歷哈夫曼樹獲取哈夫曼編碼，資源占用多，實(shí)現(xiàn)較為麻煩。本文基于軟件實(shí)現(xiàn)[4]時(shí)，使用哈夫曼樹，會(huì)提出一種適用于硬件并行實(shí)現(xiàn)的新數(shù)據(jù)結(jié)構(gòu)——字符池，通過對(duì)字符池的頻數(shù)屬性比較和排序來決定各個(gè)字符節(jié)點(diǎn)在字符池中的歸屬。配置字符池的同時(shí)逐步生成
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智能家居多媒體聲光電同步演示系統(tǒng)方案

智能家居多媒體聲光電同步演示系統(tǒng)方案-HDL建筑智能照明控制系統(tǒng)借助各種不同的“預(yù)設(shè)置”控制方式和控制元件，對(duì)不同時(shí)間不同環(huán)境的光照度進(jìn)行精確設(shè)置和合理管理。
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新手福音：概述學(xué)習(xí)FPGA的一些常見誤區(qū)

新手福音：概述學(xué)習(xí)FPGA的一些常見誤區(qū)-很多剛開始學(xué)習(xí)FPGA的朋友們經(jīng)常會(huì)遇上一些誤區(qū)而無從解決，F(xiàn)PGA為什么是可以編程的？通過HDL語言怎么看都看不出硬件結(jié)構(gòu)？...本文就這個(gè)方面進(jìn)行解析。
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寫verilog代碼要有硬件的概念

寫verilog代碼要有硬件的概念-因?yàn)閂erilog是一種硬件描述語言，所以在寫Verilog語言時(shí)，首先要有所要寫的module在硬件上如何實(shí)現(xiàn)的概念，而不是去想編譯器如何去解釋這個(gè)module
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一個(gè)合格FPGA 工程師的基本要求

一個(gè)合格FPGA 工程師的基本要求-一個(gè)合格的FPGA工程師需要掌握哪些知識(shí)？這里根據(jù)自己的一些心得總結(jié)一下，其他朋友可以補(bǔ)充啊。
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把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用

把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用-前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《說說FPGA中的黑盒子（BlackBox）》，學(xué)習(xí)了感覺很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺寫的很好轉(zhuǎn)發(fā)來與大家共享，文章如下
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Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧

Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧-這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查。
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verilog hdl介紹

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。　　Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Aut [ 查看詳細(xì) ]