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基于Verilog HDL的DDS設計與仿真

直接數(shù)字頻率合成技術(Direct Digital Synthesize，DDS)是繼直接頻率合成技術和鎖相式頻率合成技術之后的第三代頻率合成技術。它采用全數(shù)字技術，并從相位角度出發(fā)進行頻率合成。隨著微電子技術和數(shù)字集成電路的飛速
關鍵字： Verilog HDL DDS 仿真

基于Verilog HDL數(shù)字電位器ADN2850的串口控制

摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準確，操作更方便，數(shù)據(jù)可長期保存和隨時刷新等優(yōu)點，在某些場合具有模擬電位器不可比擬的優(yōu)勢。論述對數(shù)字電位器ADN2850的一種方便的控制方法，通過計算機上的串口直
關鍵字：串口控制 ADN2850 數(shù)字電位器 Verilog HDL 基于

首屆中國開源IP核標準化設計競賽啟動

　　在工信部電子信息司的指導下，工業(yè)和信息化部軟件與集成電路促進中心(CSIP )聯(lián)合集成電路IP核標準工作組，現(xiàn)面向全國集成電路設計企業(yè)工程師、科研院所及高校師生，舉辦2009年“首屆中國開源IP核標準化設計競賽”，競賽報名工作已于6月3日啟動。報名及詳情咨詢可登錄競賽官方網(wǎng)站 http://www.ipmall.org.cn了解。據(jù)悉本次競賽獲獎者可分別獲得現(xiàn)金1萬元、5千元等獎勵，針對學生參賽者有機會獲得到IBM中國芯片設計中心實習的機會! 　　參賽者可以個人或團隊(不高于
關鍵字： CSIP VHDL Verilog

基于Verilog計算精度可調(diào)的整數(shù)除法器的設計

0 引言
除法器是電子技術領域的基礎模塊，在電子電路設計中得到廣泛應用。目前，實現(xiàn)除法器的方法有硬件實現(xiàn)和軟件實現(xiàn)兩種方法。硬件實現(xiàn)的方法主要是以硬件的消耗為代價，從而有實現(xiàn)速度快的特點。用硬件的方
關鍵字： Verilog 計算精度可調(diào) 整數(shù)除法器

基于Verilog的FPGA與USB 2．0高速接口設計

0 引言
USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它具有數(shù)據(jù)傳輸速度快，成本低，可靠性高，支持即插即用和熱插拔等優(yōu)點，迅速得到廣泛應用。
在高速的數(shù)
關鍵字： Verilog FPGA USB 高速接口

基于神經(jīng)網(wǎng)絡電機速度控制器的SOPC系統(tǒng)

針對機器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡控制的直流電機速度伺服控制系統(tǒng)的設計方案。速度控制器采用BP網(wǎng)絡參數(shù)辨識自適應控制，并將其在FPGA進行硬件實現(xiàn)；同時用Nios II軟核處理器作為上位機，構成一個完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實驗結果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
關鍵字： SOPC 系統(tǒng) 控制器速度神經(jīng)網(wǎng)絡電機基于神經(jīng)網(wǎng)絡伺服控制現(xiàn)場可編程門陣列 Verilog HDL

基于Verilog的順序狀態(tài)邏輯FSM設計與仿真

硬件描述語言Verilog為數(shù)字系統(tǒng)設計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，為計算機輔助設...
關鍵字：狀態(tài)寄存器設計與仿真 Verilog 邏輯綜合 FSM 綜合庫設計要求時鐘周期層次化結構狀態(tài)機

基于Verilog-HDL的軸承振動噪聲電壓峰值檢測

引言　　在軸承生產(chǎn)行業(yè)中，軸承振動噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統(tǒng)的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉換器相結合所實現(xiàn)的快速軸承噪聲檢測方法。　　1 振動噪聲電壓峰值檢測方案的確定　　1.1 軸承振動噪聲的產(chǎn)生及檢測　　圖1是軸承振動噪聲電壓峰值檢測系統(tǒng)的示意圖。由于加工設備、技術、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸
關鍵字： Verilog 軸承振動噪聲電壓峰值檢測

基于SystemC的系統(tǒng)級芯片設計方法研究

　　隨著集成電路制造技術的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個層次,特別是對系統(tǒng)級芯片設計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設計要求。　　硬件設計領域有2種主要的設計語言：VHDL和Verilog HDL。而兩種語言的標準不統(tǒng)一，導致軟硬件設計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設計語言的
關鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

基于Verilog HDL的異步FIFO設計與實現(xiàn)

　　在現(xiàn)代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時鐘域的情況不可避免。當數(shù)據(jù)從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關時，這些域中的動作是不相關的，從而消除了同步操作的可能性，并使系統(tǒng)重復地進入亞穩(wěn)定狀態(tài)[1]。在有大量的數(shù)據(jù)需要進行跨時鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。　　異步FIFO用一種時鐘寫入數(shù)據(jù)，而用另外一種時鐘讀出數(shù)據(jù)。讀寫指針的變化動作由不同的時鐘產(chǎn)生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據(jù)異步的指針
關鍵字： FIFO 異步 Verilog HDL IC 亞穩(wěn)態(tài)

一種基于FPGA的準單輸入調(diào)變序列生成器設計

　　1.引言　　隨著集成電路復雜度越來越高，測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內(nèi)建自測試或片外測試。內(nèi)建自測試把測試源和被測電路都集成在芯片的內(nèi)部，對于目前SOC級的芯片測試如果采用內(nèi)建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來作為測試源實現(xiàn)片外測試就是一種非常有效的手段。　　由于偽隨機模式測試只需要有限個數(shù)的輸入向量便
關鍵字：嵌入式系統(tǒng) 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器

基于SOPC的視頻編解碼IP核的設計

摘要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實現(xiàn)其各個功能子模塊，全部調(diào)試仿真通過合并成一個模塊，實現(xiàn)了視頻信號的采集，分配，存儲以及色度空間的轉換。整個模塊都通過仿真實現(xiàn)與驗證，很好的達到了系統(tǒng)的要求。關鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設
關鍵字：嵌入式系統(tǒng) 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL

單片機軟硬件聯(lián)合仿真解決方案

　　摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設計的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實現(xiàn)了軟件和硬件的同步仿真。關鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 　　縮略詞解釋：　　BFM：總線功能模塊。在HDL
關鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器

基于Verilog HDL的FIR數(shù)字濾波器設計與仿真

引言：數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。　　一、FIR數(shù)字濾波器　　FIR濾波器用當前和過去輸入樣值的加權和來形成它的輸出，如下所示的前饋差分方程所描述的。　　FIR濾波器又稱為移動均值濾波器，因為任何時間點的輸出均依賴于包含有最新的M個輸入樣值的一個窗。
關鍵字：嵌入式系統(tǒng) 單片機 Verilog HDL FIR 數(shù)字濾波器嵌入式

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規(guī)范很重要　工作過的朋友肯定知道，公司里是很強調(diào)規(guī)范的，特別是對于大的設計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設計；如果需要在原來的版本基礎上增加新功能，很可能也得從頭來過，很難做到設計的可重用性。　在邏輯方面，我覺得比較重要的規(guī)范有這些：　 1.設計必須文檔化。要將設計思路，詳細實現(xiàn)等寫入文檔，然
關鍵字： verilog

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verilog 介紹

Verilog HDL是目前應用最為廣泛的硬件描述語言．Verilog HDL可以用來進行各種層次的邏輯設計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。　　Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設計和描述．　　Verilog HDL進行設計最大的優(yōu)點是其工藝無關性．這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)， [ 查看詳細 ]