verilog 文章進入verilog 技術(shù)社區(qū)

基于FPGA和Verilog的液晶顯示控制器設(shè)計

液晶顯示器由于具有低壓、微功耗、顯示信息量大、體積小等特點，在移動通信終端、便攜計算機、GPS衛(wèi)星定位系統(tǒng)等領(lǐng)域有廣泛用途，成為使用量最大的顯示器件。液晶顯示控制器作為液晶驅(qū)動電路的核心部件通常由集成電路
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CY7C68013與FPGA接口的Verilog HDL實現(xiàn)

0 引言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問題，而且端口擴展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/
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基于XCR3032的大容量FLASH存儲器接口設(shè)計

摘要：提出一種使用Xilinx公司生產(chǎn)的低功耗CPLD芯片XCR3032來實現(xiàn)微控制器與大容量FLASH存儲器相接口的...
關(guān)鍵字： XCR3032 FLASH存儲器 K9K1G08U0M Verilog HDL

verilog PS2鍵盤解碼源程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
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FPGA入門知識

目前以硬件描述語言(Verilog 或 VHDL)所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。
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基于Verilog HDL的I2C總線分析器

提出了采用VerilogHDL設(shè)計I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動、主機和從...
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Verilog HDL阻塞屬性探究及其應(yīng)用

Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計算完畢，立即更新。在執(zhí)行時
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基于Verilog硬件描述語言的AES密碼算法實現(xiàn)

　　0 引言　　密碼模塊是安全保密系統(tǒng)的重要組成部分，其核心任務(wù)就是加/解密數(shù)據(jù)。目前，分組密碼算法AES以 ...
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基于Verilog HDL濾波器的設(shè)計

　現(xiàn)代計算機和通信系統(tǒng)中廣泛采用數(shù)字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數(shù)字來表示，然后對這些數(shù)字信號進行各種快速的數(shù)學(xué)運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
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基于Verilog簡易UART的FPGA/CPLD實現(xiàn)

基于Verilog簡易UART的FPGA/CPLD實現(xiàn),目標(biāo)：在xo640上實現(xiàn)一個簡單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲，用FIFO實現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等，極大方便后期的開發(fā)和調(diào)試。
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博客園正式支持Verilog語法著色功能

博客園正式支持Verilog語法著色功能,以前在貼Verilog代碼時，都只能挑C++或者C#的語法著色，但兩者的主題詞畢竟不太一樣，透過dudu的幫助，我將Verilog 2001年的主題詞加上了，現(xiàn)在博客園也能漂亮的顯示Verilog代碼了!!介紹
以下是個典型的Verilog代碼
關(guān)鍵字：著色功能語法 Verilog 正式支持博客

智能卡控制器IP核的設(shè)計與實現(xiàn)

摘要：本文介紹了一款兼容ISO7816-3協(xié)議的智能卡控制器IP核。該IP核能實現(xiàn)對智能卡的探測、電源管理、復(fù)位和...
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ST-BUS總線接口模塊的Verilog HDL設(shè)計

ST-BUS總線接口模塊的Verilog HDL設(shè)計,ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計，本文對ST-BUS總線進行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計方法，給出了Verilog HDL實現(xiàn)和模塊的時序仿真圖。
關(guān)鍵字： HDL 設(shè)計 Verilog 模塊總線接口 ST-BUS

賽靈思Verilog(FPGA/CPLD)設(shè)計小技巧

以下是一個在設(shè)計中常犯的錯誤列表這些錯誤常使得你的設(shè)計不可靠或速度較慢為了提高你的設(shè)計性能和提高速度...
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verilog中阻塞賦值和非阻塞賦值

verilog中阻塞賦值和非阻塞賦值,阻塞和非阻塞語句作為verilog HDL語言的最大難點之一，一直困擾著FPGA設(shè)計者，即使是一個頗富經(jīng)驗的設(shè)計工程師，也很容易在這個點上犯下一些不必要的錯誤。阻塞和非阻塞可以說是血脈相連，但是又有著本質(zhì)的差別。理解
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verilog 介紹

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言．Verilog HDL可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。　　Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述．　　Verilog HDL進行設(shè)計最大的優(yōu)點是其工藝無關(guān)性．這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)， [ 查看詳細 ]