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基于FPGA的高速卷積的硬件設(shè)計(jì)實(shí)現(xiàn)
- 基于FPGA的高速卷積的硬件設(shè)計(jì)實(shí)現(xiàn), 在數(shù)字信號(hào)處理領(lǐng)域，離散時(shí)間系統(tǒng)的輸出響應(yīng)，可以直接由輸入信號(hào)與系統(tǒng)單位沖激響應(yīng)的離散卷積得到。離散卷積在電子通信領(lǐng)域應(yīng)用廣泛，是工程應(yīng)用的基礎(chǔ)。如果直接在時(shí)域進(jìn)行卷積，卷積過程中所必須的大量乘法和
- 關(guān)鍵字： 設(shè)計(jì) 實(shí)現(xiàn) 硬件 高速 FPGA 基于
基于信號(hào)完整性分析的高速PCB設(shè)計(jì)
- 在高速PCB設(shè)計(jì)過程中，僅僅依靠個(gè)人經(jīng)驗(yàn)布線，往往存在巨大的局限性。介紹利用Cadence軟件對(duì)高速PCB進(jìn)行信號(hào)完整性仿真。結(jié)合以Cyclone II為核心的遠(yuǎn)距離無線通信系統(tǒng)控制模塊的PCB設(shè)計(jì)，利用Cadence的SPEEC TRAQuest，提取器件的IBIS模型，確定關(guān)鍵信號(hào)線的拓?fù)浣Y(jié)構(gòu)，做信號(hào)完整性仿真。依靠仿真結(jié)果指導(dǎo)設(shè)計(jì)和制作，極大地提高了電路設(shè)計(jì)質(zhì)量，縮短了研發(fā)周期。本文主要介紹反射和串?dāng)_仿真。
- 關(guān)鍵字： PCB 信號(hào)完整性 分析
實(shí)時(shí)視頻數(shù)據(jù)采集的FPGA實(shí)現(xiàn)
- 摘 要： 介紹一種在工礦監(jiān)視系統(tǒng)中采用FPGA實(shí)現(xiàn)視頻數(shù)據(jù)實(shí)時(shí)采集和顯示的設(shè)計(jì)方案。系統(tǒng)中采用FPGA和視頻解碼器實(shí)現(xiàn)了高速連續(xù)的視頻數(shù)據(jù)采集與處理。處理后的視頻信號(hào)通過VGA格式轉(zhuǎn)換，可以在現(xiàn)場(chǎng)VGA顯示器
- 關(guān)鍵字： FPGA 實(shí)時(shí)視頻 數(shù)據(jù)采集
簡(jiǎn)單實(shí)用畫PCB軟件推薦（新手實(shí)用）
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protel 優(yōu)點(diǎn)：人性化，界面簡(jiǎn)單，操作簡(jiǎn)單，什么都能改，你想怎么樣畫就怎么樣畫。 畫封裝，拼版，生產(chǎn)gerber等都還挺方便。 缺點(diǎn)：除以上優(yōu)點(diǎn)都是缺點(diǎn)，呵呵。 覆銅功能極差，文件很大，畫大些的板子 - 關(guān)鍵字： PCB 簡(jiǎn)單實(shí)用 軟件
一種基于FPGA的信道化接收機(jī)的研究與設(shè)計(jì)
- 現(xiàn)代電子戰(zhàn)場(chǎng)的電磁環(huán)境復(fù)雜多變，信號(hào)環(huán)境朝著密集化、復(fù)雜化、占用電磁頻譜寬帶化的方向發(fā)展。另一方面...
- 關(guān)鍵字： 信道化接收機(jī) FPGA 信道化 ADC
短幀Turbo譯碼器的FPGA實(shí)現(xiàn)
- 短幀Turbo譯碼器的FPGA實(shí)現(xiàn), Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時(shí)大等問題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計(jì)一個(gè)簡(jiǎn)單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀
- 關(guān)鍵字： 實(shí)現(xiàn) FPGA Turbo 短幀
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