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Coware助力國內SoC設計
- 隨著SoC設計的發(fā)展，ESL（電子系統(tǒng)級）設計成為大家關注的焦點。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復雜系統(tǒng)架構和嵌入式軟件的一套方法學。業(yè)內許多電子產品和器件制造商正在將他們的設計轉向ESL，他們認為，這是唯一能夠管理如今產品中日益復雜的硬件和嵌入式軟件的方法。 Coware公司是領先的ESL軟件工具和服務的供應商，他們提供的技術和服務能夠創(chuàng)建電子系統(tǒng)的算法和架構模型，使客戶能夠及早對系統(tǒng)進行評估和優(yōu)化，并順利地進行軟件開發(fā)和硬件實現(xiàn)。Coware主要提供4個方面的ESL工
- 關鍵字： Coware SoC ASIC
基于FPGA的毫米波多目標信號形成技術的研究
- 毫米波多目標信號發(fā)生器通過模擬的方法產生多種類型高精度的雷達多目標回波信號，在實際雷達系統(tǒng)前端不具備的條件下對雷達系統(tǒng)后級進行調試，便于制導武器的性能測試，大大加快新武器的研制進程。毫米波多目標信號產生的關鍵是要求回波信號距離分辨率極高，常規(guī)的多目標信號產生方法如使用數(shù)字延時線產生多目標之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設計的復雜度。使用分立元件實現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產生毫米波雷達模擬器的多目標信號的方法
- 關鍵字： FPGA
大型設計中FPGA的多時鐘策略
- 利用FPGA 實現(xiàn)大型設計時，可能需要FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設計和時鐘/數(shù)據(jù)關系。設計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設計策略深入闡述。 FPGA 設計的第一步是決定需要什么樣的時鐘速率，設計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當信號在一個觸發(fā)
- 關鍵字： FPGA 嵌入式
基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)
- 提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設計方案，并對其中的低電壓差分信號（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進行了介紹。
- 關鍵字： FPGA USB 高速數(shù)據(jù)傳輸 記錄
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