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賽靈思：以更高AI效能功耗比支持邊緣運(yùn)算自主

邊緣運(yùn)算主要包含以下四個(gè)部分，低時(shí)延、AI算力、低功耗以及安全和保密，這四者是邊緣自主非常重要的組成部分，也是邊緣區(qū)別于工業(yè)和IoT的一個(gè)主要特點(diǎn)，也就是用運(yùn)算資源來支持邊緣的自主，使它能夠獨(dú)立于云端。賽靈思Versal AI Edge系列資深產(chǎn)品線經(jīng)理 Rehan Tahir賽靈思Versal AI Edge系列高級(jí)產(chǎn)品線經(jīng)理Rehan Tahir指出，當(dāng)賽靈思在2018年引入Versal ACAP的時(shí)候，首先推出的是Versal Core和Prime系列，用于云端和網(wǎng)絡(luò)，然后推出了Vers
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5G毫米波基帶數(shù)據(jù)傳輸?shù)难芯颗c實(shí)現(xiàn)

隨著通信技術(shù)的快速發(fā)展，5G已經(jīng)正式商用，5G的6G以下波段對(duì)傳輸有很高的要求，在6G以上的毫米波段要求的信號(hào)帶寬更大，數(shù)據(jù)傳輸速率更高，高速大帶寬信號(hào)要求基帶信號(hào)處理的速度將大大增加，對(duì)極高速數(shù)據(jù)流的實(shí)時(shí)處理和解析使測(cè)試變得更加困難，本文主要是研究與設(shè)計(jì)毫米波基帶數(shù)據(jù)的傳輸與實(shí)現(xiàn)：前端DA的研究與設(shè)計(jì)、傳輸鏈路的FPGA實(shí)現(xiàn)以及毫米波數(shù)據(jù)的DSP接收處理過程，最后把實(shí)現(xiàn)流程成功應(yīng)用到5G測(cè)試儀表之中，驗(yàn)證了設(shè)計(jì)的正確性。
關(guān)鍵字： 202104 毫米波 FPGA 基帶數(shù)據(jù) DSP

基于FPGA的數(shù)字和模擬信號(hào)合成的彩色液晶顯示器

本文介紹了一款智能型高速模擬與數(shù)字信號(hào)合成的液晶顯示器。該顯示器采用雙FPGA作為主控芯片，利用視頻解碼芯片ADV7180將模擬信號(hào)解析為可供液晶屏顯示的RGB信號(hào)。
關(guān)鍵字： 202104 FPGA ADV7180 模擬與數(shù)字信號(hào)

賽靈思CEO：為FPGA提供一個(gè)更廣闊的施展舞臺(tái)

作為第四任賽靈思的CEO，上任三年多的Victor Peng在交易后首次面對(duì)中國(guó)的媒體時(shí)，除了總結(jié)自己上任三年來的成績(jī)之外，更是重點(diǎn)的回應(yīng)了對(duì)合并后企業(yè)的愿景
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可穿戴設(shè)備SoC的動(dòng)向與Nordic解決方案

1? ?可穿戴設(shè)備SoC的動(dòng)向Nordic Semiconductor看到市場(chǎng)對(duì)公司無線藍(lán)牙5 (BLE) 系統(tǒng)級(jí)芯片(SoC)產(chǎn)品的需求激增，尤其是在可穿戴運(yùn)動(dòng)產(chǎn)品領(lǐng)域。隨著消費(fèi)者對(duì)于產(chǎn)品功能和電池使用壽命越來越挑剔，使用具有充足的處理能力的高功效SoC 變得越來越重要。此外，還有一種趨勢(shì)是增加更多的醫(yī)療級(jí)傳感器來測(cè)量血氧飽和度(SPO2)、血壓、心電圖(EKG)等，這對(duì)SoC 提出了更高的處理性能要求。具有超低功耗LTE-M 和NB-IoT 網(wǎng)絡(luò)的蜂窩物聯(lián)網(wǎng)的推出，開始推動(dòng)可穿戴設(shè)
關(guān)鍵字： SoC 可穿戴 202105

輕松有趣地提高安全性：SoC組件協(xié)助人們保持健康

我們需要透過智慧的預(yù)防措施來恢復(fù)正常生活。當(dāng)人們必須估量并遵守1.5至2公尺的強(qiáng)制社交距離，很難想象購(gòu)物、學(xué)習(xí)或工作如何變得輕松起來。在忘記保持安全社交距離時(shí)略帶驚恐地跳開，這已經(jīng)見怪不怪。盡管存在著所有的預(yù)防措施，我們?nèi)砸M快恢復(fù)常態(tài)的生活：企業(yè)需要再次提高產(chǎn)量，商店迫切需要營(yíng)業(yè)，兒童和青少年需要上學(xué)，以及安排各項(xiàng)休閑活動(dòng)。但我們還缺乏一個(gè)有效、通用和能快速實(shí)施這個(gè)衛(wèi)生理念的方法。為此，政府發(fā)起了圍繞「距離/衛(wèi)生/日常戴口罩」的運(yùn)動(dòng)，目前該運(yùn)動(dòng)為遏制新的感染提供了行動(dòng)綱要，例如受惠于現(xiàn)代科技，企業(yè)和公共
關(guān)鍵字： SoC 可穿戴物聯(lián)網(wǎng)

簡(jiǎn)述Xilinx FPGA管腳物理約束解析

引言：本文我們簡(jiǎn)單介紹下Xilinx?FPGA管腳物理約束，包括位置（管腳）約束和電氣約束。管腳位置約束： set_property PAKAGE_PIN “管腳編號(hào)” ［get_ports “端口名稱”］管腳電平約束： set_property?IOSTANDARD “電壓” ［get_ports “端口名稱”］舉例：set_property IOSTANDARD LVCMOS33 ［get_ports sys_clk］set_property IOSTANDARD LVCMOS33
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基于數(shù)字集成電路的智能監(jiān)控與識(shí)別追蹤系統(tǒng)*

本設(shè)計(jì)基于FPGA硬件平臺(tái)實(shí)現(xiàn)了對(duì)一個(gè)區(qū)域場(chǎng)景的入侵檢測(cè)與追蹤識(shí)別，對(duì)檢測(cè)到的運(yùn)動(dòng)物體作出人與動(dòng)物的區(qū)分，能夠通過無線方式發(fā)送警報(bào)，且系統(tǒng)檢測(cè)具有較高的魯棒性。本系統(tǒng)以FPGA為核心單元，主要由五個(gè)模塊構(gòu)成：OV5640攝像頭模塊，DDR3數(shù)據(jù)儲(chǔ)存模塊、圖像數(shù)據(jù)處理模塊、蜂鳥E203 RISC-V SoC片上系統(tǒng)。系統(tǒng)整合與調(diào)試結(jié)果顯示，本設(shè)計(jì)在FPGA上采用了合適的算法搭建系統(tǒng)，能對(duì)視頻圖像中的運(yùn)動(dòng)目標(biāo)進(jìn)行實(shí)時(shí)、準(zhǔn)確的識(shí)別與追蹤。
關(guān)鍵字： Robei FPGA 動(dòng)態(tài)目標(biāo)追蹤實(shí)時(shí)圖像處理背景差分法 202103

小尺寸高分辨率的微顯示系統(tǒng)設(shè)計(jì)及FPGA實(shí)現(xiàn)

尺寸與性能是微顯示系統(tǒng)的重要衡量指標(biāo)，為了實(shí)現(xiàn)微顯示系統(tǒng)的小尺寸與高性能，通過對(duì)視頻圖像數(shù)據(jù)的實(shí)時(shí)處理計(jì)算，實(shí)現(xiàn)圖像的動(dòng)態(tài)子像素融合，在FPGA上實(shí)現(xiàn)了電路，配合顯示芯片完成視頻圖像顯示。點(diǎn)屏的對(duì)比效果顯示，在節(jié)省了FPGA中74%存儲(chǔ)資源的同時(shí)提高了顯示芯片接近四倍的顯示分辨率，等效到顯示系統(tǒng)中能減少80%的芯片面積。這種微顯示系統(tǒng)同時(shí)解決了微型化與高分辨率的技術(shù)難關(guān)，非常適合應(yīng)用于微顯示相關(guān)領(lǐng)域。
關(guān)鍵字：微顯示系統(tǒng) 微顯示芯片分辨率子像素融合 FPGA 202103

加快早期設(shè)計(jì)探索和驗(yàn)證，縮短上市時(shí)間

芯片級(jí)驗(yàn)證的挑戰(zhàn)鑒于先進(jìn)工藝設(shè)計(jì)的規(guī)模和復(fù)雜性，而且各方為搶先將產(chǎn)品推向市場(chǎng)而不斷競(jìng)爭(zhēng)，片上系統(tǒng) (SoC) 設(shè)計(jì)團(tuán)隊(duì)沒有時(shí)間等到所有芯片模塊都全部完成后才開始組裝芯片。因此，SoC 設(shè)計(jì)人員通常會(huì)在模塊開發(fā)的同時(shí)開始芯片集成工作，以便在設(shè)計(jì)周期的早期捕獲并糾正任何布線違規(guī)，從而幫助縮短至關(guān)重要的上市時(shí)間。錯(cuò)誤在早期階段更容易修復(fù)，而且對(duì)版圖沒有重大影響，設(shè) 計(jì)人員在此階段消除錯(cuò)誤，可以減少實(shí)現(xiàn)流片所需的設(shè)計(jì)規(guī)則檢查 (DRC) 迭代次數(shù)（圖 1）。但是，早期階段芯片級(jí)物理驗(yàn)證面臨許多挑戰(zhàn)
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利用更高效的 LVS 調(diào)試提高生產(chǎn)率

簡(jiǎn)介版圖與電路圖比較 (LVS) 驗(yàn)證是片上系統(tǒng) (SOC) 設(shè)計(jì)周期中集成電路 (IC) 驗(yàn)證必不可少的組成部分，但鑒于當(dāng)今高密度且層次化的版圖、不斷提高的電路復(fù)雜性以及錯(cuò)綜復(fù)雜的晶圓代工廠規(guī)則，運(yùn)行 LVS 可能是一項(xiàng)耗時(shí)且資源密集的工作。全芯片 LVS 運(yùn)行不僅會(huì)將設(shè)計(jì)版圖與電路圖網(wǎng)表進(jìn)行比較，而且通常還包含會(huì)增加 LVS 運(yùn)行時(shí)間的其他驗(yàn)證，例如電氣規(guī)則檢查 (ERC) 和短路隔離。根據(jù)設(shè)計(jì)的復(fù)雜性，調(diào)試這些設(shè)計(jì)的 LVS 結(jié)果可能同樣具挑戰(zhàn)性且耗時(shí)，進(jìn)而影響總周轉(zhuǎn)時(shí) 間 (TAT) 和計(jì)
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出貨量破億！聯(lián)發(fā)科第一次登頂智能手機(jī)SoC

市調(diào)機(jī)構(gòu)CounterPoint今天公布了2020年第三季度全球智能手機(jī)SoC芯片市場(chǎng)統(tǒng)計(jì)報(bào)告，聯(lián)發(fā)科意外超越高通而登頂，這也是“發(fā)哥”第一次拿到第一。2019年第三季度的時(shí)候，聯(lián)發(fā)科的份額為26％，落后高通5個(gè)百分點(diǎn)，但是現(xiàn)在，聯(lián)發(fā)科來到了對(duì)手水平，拿下31％的市場(chǎng)，高通則滑落至29％。CounterPoint分析認(rèn)為，在中國(guó)、印度千元機(jī)市場(chǎng)上的強(qiáng)勁表現(xiàn)，是聯(lián)發(fā)科最大的資本，當(dāng)季搭載聯(lián)發(fā)科芯片的智能手機(jī)出貨量也突破了1億部。不過，高通在5G領(lǐng)域仍然無敵，39％ 5G手機(jī)都基于高通平臺(tái)。第三季度，17％的
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谷歌自研5nm SoC被曝已流片：效仿蘋果打造全生態(tài)體驗(yàn)

此前蘋果發(fā)布了基于ARM機(jī)構(gòu)的自研芯片M1，其性能表現(xiàn)十分出色，并且對(duì)于蘋果打造全生態(tài)用戶體驗(yàn)的計(jì)劃又進(jìn)了一步。谷歌作為安卓生態(tài)的領(lǐng)導(dǎo)者，也有意效仿蘋果打通PC、平板、手機(jī)的終端壁壘，打造全生態(tài)體驗(yàn)?！　碜訟xios的最新報(bào)道稱，谷歌代號(hào)Whitechapel的SoC芯片已于近期流片成功。據(jù)了解，這顆芯片基于三星5nmLPE工藝，8核ARM架構(gòu)，除了CPU、GPU等，還集成了谷歌的TPU神經(jīng)網(wǎng)絡(luò)加速單元?！　　　≈档靡惶岬氖?，一顆芯片從流片到商用大概需要1年左右時(shí)間，因此還需要消費(fèi)者耐心等待?！　〈送猓?/li>
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CXL、CCIX 和 SmartNIC 下的 PCIe 5 將如何影響解決方案加速

與普通的 NIC 不同，SmartNIC 將會(huì)對(duì) PCIe 總線提出更高的要求。CXL 和 CCIX 等第五代 PCIe 和協(xié)議在此背景下應(yīng)運(yùn)而生。不久之后，我們將能共享一致性存儲(chǔ)器、高速緩存，并建立多主機(jī)點(diǎn)對(duì)點(diǎn)連接。正文：過去三十年間，基于服務(wù)器的計(jì)算歷經(jīng)多次飛躍式發(fā)展。上世紀(jì) 90 年代，業(yè)界從單插槽獨(dú)立服務(wù)器發(fā)展到服務(wù)器集群。緊接著在千禧年，產(chǎn)業(yè)首次看到雙插槽服務(wù)器，再后來，多核處理器也問世了。進(jìn)入下一個(gè)十年，GPU 的用途遠(yuǎn)遠(yuǎn)超出了處理圖形的范疇，我們見證了基于FPGA的加速器卡的興起
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英特爾發(fā)布首款用于5G、人工智能、云端與邊緣的結(jié)構(gòu)化ASIC

2020年11月18日，在英特爾FPGA技術(shù)大會(huì)上，英特爾發(fā)布了全新可定制解決方案英特爾? eASIC N5X，幫助加速5G、人工智能、云端與邊緣工作負(fù)載的應(yīng)用性能。該可定制解決方案搭載了英特爾? FPGA兼容的硬件處理器系統(tǒng)，是首個(gè)結(jié)構(gòu)化eASIC產(chǎn)品系列。英特爾? eASIC N5X通過FPGA中的嵌入式硬件處理器幫助客戶將定制邏輯與設(shè)計(jì)遷移到結(jié)構(gòu)化ASIC中，帶來了更低的單位成本，更快的性能和更低的功耗等好處。英特爾? eASIC N5X器件作為具有創(chuàng)新性的新產(chǎn)品，與FPGA相比最高可降低50%的核
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