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      基于FPGA的34位串行編碼設(shè)計

      • 為實現(xiàn)某專用接口裝置的接口功能檢測,文中詳細地介紹了一種34位串行碼的編碼方式,并基于FPGA芯片設(shè)計了該類型編碼的接收、發(fā)送電路。重點分析了電路各模塊的設(shè)計思路。電路采用SOPC模塊作為中心控制器,設(shè)計簡潔、可靠。試驗表明:該設(shè)計系統(tǒng)運行正常、穩(wěn)定。
      • 關(guān)鍵字: 串行編碼  SOPC  FPGA  

      利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

      • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進行數(shù)據(jù)傳送,并可通過使用多個并行通道達成超過100Gbps的數(shù)據(jù)傳輸率,不過傳送的距離卻受到限制,一個可以改善傳輸距離的作法是使用光互連來取代銅電纜,Alt
      • 關(guān)鍵字: DSP  LGA  FPGA  DDM  

      基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計方案

      • 設(shè)計了一組基于CPLD的PLC背板總線協(xié)議接口芯片,協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細介紹了通過Verilog HDL語言設(shè)計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過程,
      • 關(guān)鍵字: PLC  FIFO  CPLD  總線協(xié)議  

      基于FPGA的指紋識別系統(tǒng)的設(shè)計與實現(xiàn)

      • 為了提高指紋識別系統(tǒng)的實時性和處理速度,設(shè)計和實現(xiàn)了一種基于FPGA的嵌入式指紋識別系統(tǒng)。該系統(tǒng)采用處理器結(jié)合自定義硬件邏輯的方法,以下載到FPGA的MICOBLAZE嵌入式軟核為系統(tǒng)控制模塊,運用FPGA路基單元實現(xiàn)指紋圖像的處理。
      • 關(guān)鍵字: 指紋識別  MICOBLAZE  FPGA  

      CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

      • 1 引言近年來,由于微電子學和計算機技術(shù)的迅速發(fā)展,給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL(hardware description language)硬件描述語言是一種描述電路行為的
      • 關(guān)鍵字: Verilog  CPLD  FPGA  HDL  漢明碼  

      基于CPLD的線陣CCD圖像采集系統(tǒng)

      • 介紹了一種基于CPLD的圖像采集系統(tǒng),詳細論述了線陣CCD的驅(qū)動方法、圖像信號的處理與傳輸,并給出了測試結(jié)果。此系統(tǒng)很好地完成了高速運動狀態(tài)下的圖像采集工作。
      • 關(guān)鍵字: CCD  圖像采集  CPLD  

      基于CPLD的GPIB控制器

      • GPIB控制器芯片是組建自動測試系統(tǒng)的核心,在測試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來實現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計主 要分為狀態(tài)機的實現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計。本文重點介紹了各個模塊的實現(xiàn)原理。
      • 關(guān)鍵字: GPIB控制器  自動測試系統(tǒng)  CPLD  

      基于FPGA的Canny算法的硬件加速設(shè)計

      • 由于Canny算法自身的復(fù)雜性,使得其做邊緣檢測的處理時間較長。針對這個問題,提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計是以FPGA為硬件基礎(chǔ),并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理,并對統(tǒng)計時間對比分析。結(jié)果表明經(jīng)過加速改進的系統(tǒng)相對節(jié)約了處理時間,并能實時高效地處理復(fù)雜圖像的邊緣。
      • 關(guān)鍵字: 流水線技術(shù)  圖像處理  FPGA  

      一種基于FPGA的幀同步提取方法的研究

      • 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關(guān)處理的基礎(chǔ)上,提出了采用補碼配對相減匹配濾波法實現(xiàn)同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設(shè)計簡單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內(nèi)部資源。
      • 關(guān)鍵字: M序列碼  幀同步提取  FPGA  

      一種可靠的FPGA動態(tài)配置方法及實現(xiàn)

      • 現(xiàn)場可編程邏輯門陣列(FPGA)在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進行加密存儲、動態(tài)升級。這里根據(jù)應(yīng)用趨勢提出了一種基于CPU+CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領(lǐng)域具有一定的參考價值。
      • 關(guān)鍵字: 動態(tài)配置  FPGA  CPLD  

      針對FPGA優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路

      • 介紹一種針對FPGA優(yōu)化的時間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進行倍頻與移相,通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題,完成時間數(shù)字轉(zhuǎn)換的功能。
      • 關(guān)鍵字: 時間數(shù)字轉(zhuǎn)換  鎖相環(huán)  FPGA  

      多項式擬合在log-add算法單元中的應(yīng)用及其FPGA實現(xiàn)

      • 綜合考慮面積和速度等因素,采用一次多項式擬合實現(xiàn)了簡單快速的log-add算法單元。實驗結(jié)果表明,在相同的精度要求下,其FPGA實現(xiàn)資源占用合理,硬件開銷好于其他次數(shù)的多項式擬合實現(xiàn)方案。
      • 關(guān)鍵字: log-add算法單元  多項式擬合  FPGA  

      Canny算法的改進及FPGA實現(xiàn)

      • 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應(yīng)的改進方法。通過模板代替卷積、適當?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實現(xiàn)。
      • 關(guān)鍵字: Canny邊緣檢測算法  卷積  FPGA  

      基于FPGA的三相PWM發(fā)生器

      • 介紹了基于FPGA設(shè)計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應(yīng)用于交流電機驅(qū)動用的三相電壓源逆變器。實驗結(jié)果驗證了本設(shè)計的有效性。
      • 關(guān)鍵字: PWM發(fā)生器  三相逆變器  FPGA  

      基于CPLD的QWERTY鍵盤設(shè)計

      • 文本信息用戶可能樂意以體積換取 QWERTY 鍵盤,因為文本輸入大為簡便了,而且兩個大拇指都可以用來輸入文本信息或數(shù)據(jù)。最近,有些手機生產(chǎn)商已經(jīng)推出了面向文本用戶的帶 QWERTY 鍵盤的手機。
      • 關(guān)鍵字: QWERTY鍵盤  GPIO  CPLD  
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