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FPGA遠(yuǎn)程更新重啟系統(tǒng)
- 正文 1) 因?yàn)镕PGA具有開發(fā)周期短，可更新等優(yōu)點(diǎn)，現(xiàn)在有越來越多的通訊系統(tǒng)采用FPGA作為實(shí)際產(chǎn)品方案。已經(jīng)有大量的FPGA應(yīng)用到通訊系統(tǒng)中，為了降低系統(tǒng)維護(hù)的人力成本，需要能夠?qū)崿F(xiàn)FPGA遠(yuǎn)程版本更新。本文將以Xi
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基于FPGA的嵌入式智能管理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
- 基于FPGA的嵌入式智能管理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),近些年，針對(duì)智能管理的研究越來越廣泛，采用的技術(shù)也越來越多，如基于單片機(jī)開發(fā)的智能監(jiān)控平臺(tái)[1]、在Linux內(nèi)核下的智能儀器開發(fā)[2]、對(duì)智能管理的某一個(gè)方面進(jìn)行研究[3]等。隨著嵌入式核心芯片的高速發(fā)展，傳統(tǒng)嵌
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自動(dòng)斷電的CPLD
- 今天，大多數(shù)的CPLD(復(fù)雜可編程邏輯器件)都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。圖1描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)
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基于IP核的FPGA 設(shè)計(jì)方法
- 幾年前設(shè)計(jì)專用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計(jì)工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實(shí)現(xiàn), 系統(tǒng)制造公司的設(shè)計(jì)人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級(jí)功能(System L evel In tegrete - SL
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Altera率先在28nm FPGA上測試復(fù)數(shù)高性能浮點(diǎn)DSP設(shè)計(jì)
- Altera公司30日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在Altera Stratix? V和Arria? V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks
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基于FPGA的短幀Turbo譯碼器的實(shí)現(xiàn)
- 基于FPGA的短幀Turbo譯碼器的實(shí)現(xiàn),Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時(shí)大等問題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計(jì)一個(gè)簡單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Tur
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超低功耗CPLD在電子消費(fèi)產(chǎn)品中的應(yīng)用
- 當(dāng)今可編程器件正朝著高密度、低功耗、高速的方向發(fā)展。今年，萊迪思半導(dǎo)體公司推出一種型號(hào)為ispMACH4000Z的CPLD器件系列，功耗極低，為便攜式半導(dǎo)體消費(fèi)品市場及其它對(duì)功耗有較高要求的電子產(chǎn)品市場提供了新的可編
- 關(guān)鍵字： CPLD 超低功耗 電子 消費(fèi)產(chǎn)品
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