首先將移位寄存器SR初始化為（0，0，0，…，0），用使能信號(hào)將觸發(fā)器（FF）置“1”，F(xiàn)F和SR都由公共的測(cè)試時(shí)鐘信號(hào)Clock所控制，在（n+1）時(shí)鐘周期內(nèi)SR產(chǎn)生的測(cè)試向量為：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一個(gè)時(shí)鐘信號(hào)到來時(shí)“與”門使SR的第一級(jí)為“0”，經(jīng)過n個(gè)時(shí)鐘脈沖后，SR的輸出為{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而復(fù)始繼續(xù)重復(fù)以上過程。

　　初始化后，在（2n+1）個(gè)時(shí)鐘周期內(nèi)Counter的輸出保持穩(wěn)態(tài)，而SR產(chǎn)生（2n+1）個(gè)不同的測(cè)試向量，在信號(hào)Counter-Clock的作用下，SR與Counter作“對(duì)應(yīng)位的異或運(yùn)算”，可產(chǎn)生（2n+1）個(gè)單輸入變化（SIC）測(cè)試向量?？捎糜趯?duì)集成電路的低功耗測(cè)試。

　　3 實(shí)驗(yàn)驗(yàn)證

　　為了驗(yàn)證RSIC測(cè)試序列可以降低測(cè)試期間的功耗，用Xilinx公司的專用功耗分析工具——XPower對(duì)上述譯碼器進(jìn)行功耗分析實(shí)驗(yàn)。

　　實(shí)驗(yàn)中選用的FPGA是spartan3系列的xc3s400，其封裝形式為tq144，速度等級(jí)為-6，直流電源電壓為3.3 V，最大時(shí)鐘頻率為50 MHz。

　　在不同時(shí)鐘頻率下，對(duì)CC4028譯碼器邏輯主電路分別施加如圖2所示的偽隨機(jī)全測(cè)試序列(MSIC)和如圖3所示的隨機(jī)單輸入跳變(RSIC)測(cè)試序列，測(cè)得的平均動(dòng)態(tài)功耗如表1所示。