1. 自動插入與連接BIST控制器到嵌入式存儲器或外部存儲器，縮短了設計與測試時間；

2.生成可綜合的VHDL或Verilog描述、仿真用的測試基準和綜合命令文件，保證通暢的設計流程和靈活的目標工藝映象；

3. 支持對多種形式的存儲單元測試，包括：SRAM、ROM、DRAM和多端口RAM；

4. 支持多種存儲器測試算法，包括：March C+、檢查板、ROM、特定地址和數據保持等等；

5. 支持用戶自定義的存儲器測試算法；

6. 能夠提供診斷信息以進行失效存儲單元的定位；

7. 提供可選擇的存儲單元自動修復功能，提高成品率。

邊界掃描測試技術將輸入輸出單元置換為掃描單元，并且通過測試存儲端口(TAP)來控制這些輸入輸出單元的移位輸出從而實現芯片級互聯測試以及實現所有測試技術的連接，創(chuàng)建邊界掃描結構并且為設計中其它的測試方法包括掃描，存儲器BIST和邏輯BIST提供芯片級的控制。

邊界掃描EDA工具可以在邏輯綜合之前的RTL設計階段自動生成符合IEEE 1149.1定義的邊界掃描電路結構，并將它插入到原來的設計中。BSDArchitect工具讀入IC、ASIC或MCM設計的行為級VHDL或Verilog描述，生成符合IEEE1149.1邊界掃描標準的VHDL或Verilog電路描述，并將它插入到原來的設計中；為實現自動驗證，它還可以生成一個可用于任何VHDL或Verilog仿真器的測試基準文件；此外，BSDArchitect形成設計的BSDL模型，為生成測試向量做準備。為了實現更好的性能可預測性和設計復用，也可以直接插入實現在特定工藝上的邊界掃描電路。在SOC測試中，BSDArchitect還利用IEEE 1149.1邊界掃描結構中的自定義指令進行全片的測試管理。

DFT技術面臨的挑戰(zhàn)及其發(fā)展趨勢

DFT技術面臨的挑戰(zhàn)主要體現在兩個方面：一是SOC產品的可測試性設計需要ATPG和BIST技術相結合，二是0.13um以下的工藝制造工藝需要處理更多的失效故障模型，具體表現在(at-speed)實速測試。

當今超大規(guī)模的IC設計往往具有部分或全部SOC設計的特征：既存在邏輯電路，也存在存儲器單元，甚至包括一些設計重用的宏模塊和嵌入式的處理器內核。DFT是一種基于結構化的測試技術，針對這些不同的電路結構，對應的DFT技術也呈現多樣化趨勢。舉例來說，通信類超大規(guī)模集成電路往往包含大量的、分布式的、小容量存儲器陣列，如果利用MBIST技術進行測試，由于大面積MBIST電路的插入，往往會影響存儲器陣列周圍的布線通路，從而影響電路的時序特性。Mentor公司通過研究利用ATPG算法對存儲器陣列進行測試，成功推出了Macrotest這樣的EDA工具。如圖6所示，工程師對存儲器陣列的測試面臨了更多的選擇，同樣也需要一種折中考慮。

深亞微米制造工藝0.13um和90nm以下的工藝加工線寬引發(fā)的失效故障往往與電路的工作速度相關。對深亞微米制造工藝的芯片必須生成實速測試向量進行測試，才能夠保證芯片的質量。然而，實速測試向量的引入一方面增加了故障覆蓋率，另一方面也增加了測試向量的數目。為了解決這個問題，可以采用嵌入式壓縮引擎的ATPG工具，犧牲硅片面積，換取測試成本。如圖7所示，去壓縮器(Decompressor)和比較器(Compactor)可以作為通用的IP很方便地集成到用戶的設計，引入嵌入式壓縮引擎IP不需要對系統(tǒng)邏輯進行任何更改，對電路的性能沒有任何影響；一方面利用片上壓縮技術減少ATE機上存儲的測試向量數目，另一方面利用片上壓縮技術增加掃描鏈的個數以減少掃描鏈的長度，減少測試時間，從而成百倍地降低測試成本。