降采樣FIR濾波器的設計與硬件實現(xiàn)
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由圖6所示的仿真結(jié)果可見，在降采樣控制器的控制下，輸入濾波器的數(shù)據(jù)經(jīng)過濾波器之后，其輸出頻率降低一半。
3．3 綜合、布局和布線結(jié)果
上述設計可用QuartusⅡ9．O進行綜合、布局和布線，選用stratixⅢ的器件EP3SL340F151713，所得到的硬件資源占用情況如圖7所示。此時，該濾波器最高可以run到170．07 MHz，可以符合系統(tǒng)要求。本文引用地址：http://www.biyoush.com/article/191625.htm
實際上，用OuartusⅡ9．0也可以對傳統(tǒng)方法設計出的濾波器進行綜合、布局布線，并選擇同樣的器件。因為，傳統(tǒng)的設計只是利用了系數(shù)的對稱特點，而沒有對系數(shù)進行分解。由于是直接和輸入相乘疊加，因此濾波器的硬件代碼最高只能跑到59．51MHz。其硬件資源占用情況如圖8所示。
比較圖7和圖8的報告結(jié)果可見，本文提出的設計方法在LUT資源的占有和濾波器最高工作頻率方面都有明顯的改進。從而解決了傳統(tǒng)設計需要專門對濾波器輸出信號進行2倍降采樣而耗費硬件資源的問題。
4 結(jié)束語
本文通過基于matlab自帶的工具來對降采樣FIR數(shù)字濾波器進行原型設計，給出了硬件資源占用少且工作頻率高的降采樣濾波器的實現(xiàn)方
案。該設計經(jīng)過modelsim軟件的功能仿真和QuartusⅡ軟件進行綜合、布局布線驗證，其均可達到系統(tǒng)要求。
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