正交幅度調(diào)制解調(diào)器的FPGA設(shè)計(jì)與仿真

作者：時(shí)間：2011-12-21 來(lái)源：網(wǎng)絡(luò)

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4 調(diào)制解調(diào)器的FPGA設(shè)計(jì)
DSP Builder是美國(guó)Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統(tǒng)級(jí)工具，作為Matlab的一個(gè)Simulink工具箱，可以幫助設(shè)計(jì)者完成基于FPGA的DSP系統(tǒng)設(shè)計(jì)的整個(gè)流程。更為重要的是基于Simulink平臺(tái)利用DSP Builder庫(kù)進(jìn)行FPGA設(shè)計(jì)時(shí)，能利用DSP Builder庫(kù)的HDL Import模塊將HDL文本設(shè)計(jì)轉(zhuǎn)變成為DSP Builder元件，在系統(tǒng)的模型設(shè)計(jì)中使用，為系統(tǒng)的FPGA設(shè)計(jì)提供很大的方便。因此，調(diào)制解調(diào)器的設(shè)計(jì)采用VHDL文本與Simulink模型圖設(shè)計(jì)相結(jié)合的方法。
4．1 子模塊的VHDL設(shè)計(jì)
CORDIC算法和FIR低通濾波器兩個(gè)子模塊可以在QuartusⅡ環(huán)境中采用VHDL代碼進(jìn)行設(shè)計(jì)，也可以基于Simulink平臺(tái)利用DSP Builder庫(kù)進(jìn)行模型圖設(shè)計(jì)。但是用模型圖設(shè)計(jì)時(shí)，設(shè)計(jì)圖會(huì)顯得非常復(fù)雜、龐大，不利于閱讀和排錯(cuò)，而VHDL代碼直接描述會(huì)比Simulink模型圖描述更為簡(jiǎn)便。故以上兩個(gè)模塊均在QuartusⅡ環(huán)境中，采用VHDL代碼進(jìn)行設(shè)計(jì)描述及編譯。
4．2 系統(tǒng)模型建立
圖3為基于Simulink平臺(tái)建立的調(diào)制解調(diào)器系統(tǒng)模型圖。首先利用Altera DSP Builder庫(kù)的HDL Import模塊將設(shè)計(jì)的CORDIC算法及低通濾波器子模塊對(duì)應(yīng)的文本文件導(dǎo)入，將文本設(shè)計(jì)轉(zhuǎn)變成為DSP Builder元件模塊，然后按圖3調(diào)用DSP Builder和Simulink庫(kù)中的其他圖形模塊建立系統(tǒng)模型圖，并設(shè)置相應(yīng)模塊參數(shù)。

本文引用地址：http://www.biyoush.com/article/190890.htm

4．3 系統(tǒng)仿真驗(yàn)證與實(shí)現(xiàn)
完成模型設(shè)計(jì)之后，可以基于Simulink平臺(tái)對(duì)模型進(jìn)行系統(tǒng)仿真，即通過(guò)Simulink中的示波器Scope查看仿真結(jié)果(見(jiàn)圖4)。仿真結(jié)果表明，設(shè)計(jì)電路實(shí)現(xiàn)了調(diào)制解調(diào)功能。然后雙擊SignalCompiler模塊，將模型設(shè)計(jì)轉(zhuǎn)換成可綜合的RTL級(jí)VHDL代碼，并對(duì)其進(jìn)行綜合、配置下載。

5 結(jié)語(yǔ)
本文采用了一種基于流水線CORDIC算法設(shè)計(jì)正交幅度調(diào)制解調(diào)器的方法，能有效節(jié)省硬件資源，提高運(yùn)算精度和速度。由于采用了FPGA來(lái)設(shè)計(jì)，可適應(yīng)軟件無(wú)線電的要求，設(shè)計(jì)稍作修改即可適應(yīng)更多的調(diào)制方式。