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            USB3.0中五分頻電路設計

            作者: 時間:2012-02-08 來源:網(wǎng)絡 收藏

            摘要:基于65nm CMOS工藝,分別采用CML電路和TSPC并實現(xiàn)一種新型五電路,適用于USB 3.0物理層中時鐘頻率的五轉換,且輸出占空比基本滿足50%,仿真結果表明采用CML電路構建的器可穩(wěn)定工作在8 GHz的輸入時鐘頻率,此時功耗為1.9 mW,采用TSPC電路構建的分頻器可穩(wěn)定工作在10 GHz輸入時鐘頻率,此時功耗為0.2 mW,2種分頻電路都滿足USB 3.0規(guī)范要求,完全達到預期目標。
            關鍵詞:分頻器;觸發(fā)器;電流模式邏輯;單相位時鐘邏輯

            0 引言
            USB 3.0是通用串行總線(Universal Serial Bus)的最新規(guī)范,該規(guī)范由英特爾等大公司發(fā)起,其最高傳輸速度可達5 Gb/s,并且兼容USB 2.0及以下接口標準。物理層的并串/串并轉換電路是USB 3.0的重要組成部分,在發(fā)送端將經(jīng)過8 b/10 b編碼的10位并行數(shù)據(jù)轉換成串行數(shù)據(jù)并傳輸?shù)津寗与娐罚诮邮斩藢⒔?jīng)過CDR(Clock and Data Recovery)恢復出來的串行數(shù)據(jù)轉換成10位并行數(shù)據(jù)。在并串/串并轉換過程中,同時存在著時鐘頻率的轉換,若串行數(shù)據(jù)采用時鐘上下沿雙沿輸出,則串行數(shù)據(jù)傳輸頻率降低一半,并行傳輸時鐘為串行傳輸時鐘的1/5,即五分頻。
            本文設計了基于65 nm工藝的五分頻器,產(chǎn)生一個占空比為50%的五分頻信號。對該電路的設計不以追求高速度為惟一目標,而是在滿足USB 3.0協(xié)議所要求的頻率范圍基礎上,盡可能的降低功耗。

            1 電路原理與結構
            采用基于D觸發(fā)器結構的五分頻器邏輯框圖如圖1所示。圖1由3個D觸發(fā)器和少量邏輯門構成,采用了同步工作模式,其原理是由吞脈沖計數(shù)原理產(chǎn)生2個占空比不同的五分頻信號A和B,然后對時鐘信號CLK,A和B進行邏輯運算得到占空比為50%的五分頻信號CLK/5,其計數(shù)過程如表1所示,從表1的計數(shù)過程可知,分頻后的時鐘CLK/5的周期是輸入時鐘CLK的5倍,由此實現(xiàn)了五分頻并且其占空比為50%。

            本文引用地址:http://www.biyoush.com/article/190786.htm

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