120x120mm的大芯片，有12個(gè)HBM4E堆棧。您是否認(rèn)為AMD的 Instinct MI300X和英偉達(dá)B200是面積很大的GPU？再想一想：臺(tái)積電正在開(kāi)發(fā)其基板芯片（CoWoS）封裝技術(shù)的一個(gè)版本，該技術(shù)將使系統(tǒng)級(jí)封裝（SiP）大兩倍以上，該公司在其北美技術(shù)研討會(huì)上宣布。這些將使用120x120mm的巨型封裝，并將消耗數(shù)千瓦的電力。最新版本的CoWoS允許臺(tái)積電構(gòu)建是常規(guī)光掩模尺寸（858mm2）大約3.3倍的硅中介層。因此，邏輯電路、8個(gè)HBM3/HBM3E 內(nèi)存堆棧、I/O和其它小芯片最多可以占用 2831mm2 的面積。AMD 的 Instinct MI300X 和英偉達(dá)的B200使用這項(xiàng)技術(shù)，盡管英偉達(dá)的B200處理器比 AMD 的 MI300X 大。下一代CoWoS_L將于 2026 年投入生產(chǎn)，將能夠?qū)崿F(xiàn)約 5.5 倍的十字線(xiàn)尺寸的轉(zhuǎn)接板（這可能不如去年宣布的 6 倍十字線(xiàn)尺寸那么令人印象深刻）。這意味著 4719 mm2 將可用于邏輯、多達(dá) 12 個(gè) HBM 內(nèi)存堆棧和其他小芯片。這樣的SiP還需要更大的基板，根據(jù)臺(tái)積電的幻燈片，我們正在尋找100x100mm。因此，此類(lèi)處理器將無(wú)法使用 OAM 模塊。臺(tái)積電不會(huì)止步于此，到2027年，它將擁有CoWoS技術(shù)的一個(gè)新版本，該技術(shù)將使轉(zhuǎn)接層的尺寸達(dá)到8倍或更多，這將使小芯片的空間達(dá)到6864平方毫米。臺(tái)積電設(shè)想的設(shè)計(jì)之一依賴(lài)于四個(gè)堆疊式系統(tǒng)級(jí)集成芯片 （SoIC），與 12 個(gè) HBM4 內(nèi)存堆棧和額外的 I/O 芯片配對(duì)。這樣一個(gè)巨人肯定會(huì)消耗大量的電力——我們?cè)谶@里談?wù)摰氖菙?shù)千瓦，需要非常復(fù)雜的冷卻技術(shù)。臺(tái)積電還希望此類(lèi)解決方案使用120x120mm的基板。有趣的是，今年早些時(shí)候，Broadcom 展示了一款定制的 AI 處理器，具有兩個(gè)邏輯芯片和 12 個(gè) HBM 內(nèi)存堆棧。我們沒(méi)有這個(gè)規(guī)格，但它看起來(lái)比 AMD 的 Instinct MI300X和英偉達(dá)的B200大，不過(guò)，它沒(méi)有臺(tái)積電2027年計(jì)劃的那么大。 CoWoS結(jié)構(gòu)及技術(shù)分類(lèi)介紹CoWoS（Chip On Wafer On Substrate）是臺(tái)積電的一種 2.5D 先進(jìn)封裝技 術(shù)，由 CoW 和 oS 組合而來(lái)：先將芯片通過(guò) Chip on Wafer（CoW）的封裝制程連 接至硅晶圓，再把 CoW 芯片與基板（Substrate）連接，整合成 CoWoS。核心是將 不同的芯片堆疊在同一片硅中介層實(shí)現(xiàn)多顆芯片互聯(lián)。在硅中介層中，臺(tái)積電使 用微凸塊（μBmps）、硅通孔（TSV）等技術(shù)，代替了傳統(tǒng)引線(xiàn)鍵合用于裸片間連 接，大大提高了互聯(lián)密度以及數(shù)據(jù)傳輸帶寬。CoWoS 技術(shù)能夠提高系統(tǒng)性能、降 低功耗、縮小封裝尺寸，也為臺(tái)積電在后續(xù)的封裝技術(shù)保持領(lǐng)先奠定了基礎(chǔ)。根據(jù)采用的不同的中介層，臺(tái)積電把 CoWoS 封裝技術(shù)分為三種類(lèi)型——CoWoS-S、CoWoS-R以及 CoWoS-L。CoWoS-S（Silicon Interposer）即 2011 年首次亮相的用硅（Si）襯底作為 中 介 層 的 先 進(jìn) 封 裝 技 術(shù) （ chip-on-wafer-on-substrate with silicon interposer），提供廣泛的中介層尺寸、HBM 立方體數(shù)量和封裝尺寸，可以實(shí)現(xiàn)大 于 2X 的光罩尺寸（1,700mm2），中介層集成了領(lǐng)先的 SoC 芯片和四個(gè)以上的 HBM2/HBM2E 立方體。在過(guò)去，“CoWoS”一般即指以硅基板作為中介層的先進(jìn)封裝 技術(shù)。CoWoS-S 從 2011 年的第一代升級(jí)到 2021 年的第五代，第六代技術(shù)有望于 2023 年推出，將會(huì)在基板上封裝 2 顆運(yùn)算核心，同時(shí)可以板載多達(dá) 12 顆 HBM 緩 存芯片。第五代 CoWoS-S 技術(shù)使用了全新的 TSV 解決方案，更厚的銅連接線(xiàn)，晶 體管數(shù)量是第 3 代的 20 倍。它的硅中介層擴(kuò)大到 2500mm2，相當(dāng)于 3 倍光罩面 積，擁有 8 個(gè) HBM2E 堆棧的空間，容量高達(dá) 128 GB。并且，臺(tái)積電以 Metal Tim 形式提供最新高性能處理器散熱解決方案，與第一代 Gel TIM 相比，封裝熱阻降 低至 0.15 倍。CoWoS-R（RDL Interposer）是使用有機(jī)基板/重新布線(xiàn)層（RDL）替代了硅 （Si）作為中介層的先進(jìn)封裝技術(shù)。CoWoS-R 采用 InFO 技術(shù)使用 RDL 作為中介 層并為 chiplets 之間的互連提供服務(wù)，特別是在 HBM（高帶寬存儲(chǔ)器）和 SoC 異 構(gòu)集成中。RDL 中介層由聚合物和銅走線(xiàn)組成，機(jī)械靈活性相對(duì)較高，這種靈活 性增強(qiáng)了 C4 接頭的完整性，并允許新封裝可以擴(kuò)大其尺寸以滿(mǎn)足更復(fù)雜的功能 需求。CoWoS-L是使用小芯 片（chiplet）和 RDL 作為中介層（硅橋）的先進(jìn)封裝技術(shù)，結(jié)合了 CoWoS-S 和 InFO 技術(shù)的優(yōu)點(diǎn)，具有靈活的集成性。CoWoS-L 使用內(nèi)插器與 LSI（本地硅互連） 芯片進(jìn)行芯片間互連，以及用于電源和信號(hào)傳輸?shù)?RDL 層，從 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方體開(kāi)始，并將向前擴(kuò)展，將包絡(luò)擴(kuò)大 到更大的尺寸，以集成更多芯片。CoWoS-L 服務(wù)的主要功能包括：第一，LSI 芯片，用于通過(guò)多層亞微米銅線(xiàn)實(shí)現(xiàn)高布線(xiàn)密度晶?；ミB。LSI 芯片 可以在每個(gè)產(chǎn)品中具有多種連接架構(gòu)（例如 SoC 到 SoC、SoC 到 chiplet、SoC 到 HBM 等），也可以重復(fù)用于多個(gè)產(chǎn)品。相應(yīng)的金屬類(lèi)型、層數(shù)和間距與 CoWoS-S 的 產(chǎn)品一致。第二，基于成型的中介層，正面和背面具有寬間距的 RDL 層，TIV（通過(guò)中介層 通孔）用于信號(hào)和功率傳輸，可在高速傳輸中提供低高頻信號(hào)損失。第三，能夠在 SoC 芯片下方集成其他元件，例如獨(dú)立的 IPD（集成無(wú)源器件）， 以支持其與更好的 PI/SI 的信號(hào)通信。

來(lái)源：半導(dǎo)體產(chǎn)業(yè)縱橫

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