0 引 言
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CPLD 數(shù)字 電路設(shè)計
電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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SPI DSP CPLD 端口通信
基于DSP和CPLD的光纖陀螺信號采集系統(tǒng)設(shè)計,摘要：隨著光纖陀螺在空空導彈中的廣泛應用，為了對其特性進行深入研究，設(shè)計了一種光纖陀螺信號采集系統(tǒng)。硬件結(jié)構(gòu)采用了DSP+CPLD的方式，控制AD芯片完成多路光纖陀螺數(shù)據(jù)的采集。為了降低干擾對采集精度的影響，在
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采集 系統(tǒng) 設(shè)計 信號 陀螺 DSP CPLD 光纖 基于
采用CPLD與μC/OS -Ⅱ的斷路器智能控制單元設(shè)計,本文介紹的智能控制單元采用數(shù)字信號處理器(DSP)及嵌入式實時操作系統(tǒng)完成各種數(shù)據(jù)的處理、通信和算法的設(shè)計，而狀態(tài)量的采集和執(zhí)行信號輸出將由復雜可編程邏輯器(CPLD)完成，主要是基于CPLD內(nèi)部硬件電路結(jié)構(gòu)的可靠性
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單元 設(shè)計 智能控制 斷路器 CPLD C/OS 采用
采用DSP與CPLD的三相五電平變頻器PWM脈沖發(fā)生器,1 引言 近年來,多電平變換器成為電力電子研究的熱點之一,它主要面向中壓大功率的應用場合。目前,有三種基本的多電平變換器拓撲結(jié)構(gòu)[1]：①二極管箝位型;②飛跨電容型;③級聯(lián)型?！ 追N拓撲結(jié)構(gòu)各有其優(yōu)缺點,但相
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PWM 脈沖 發(fā)生器 變頻器 電平 DSP CPLD 三相五 采用
例1：FPGA驅(qū)動LED靜態(tài)顯示 --文件名：decoder.vhd --功能：譯碼輸出模塊，LED為共陽接法 --最后修改日期：2004.3.24 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL;
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FPGA VHDL LED 驅(qū)動
Linux下CPLD驅(qū)動程序,========================================================================== */
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驅(qū)動程序 CPLD Linux
應用VHDL語言設(shè)計數(shù)字系統(tǒng)，大部分設(shè)計工作可在計算機上完成，從而縮短系統(tǒng)開發(fā)時間，提高工作效率。下面介紹基于VHDL設(shè)計交通燈控制器的一種方案，并給出源程序和仿真結(jié)果?！ ? 系統(tǒng)功能與要求 交通燈控制器控
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設(shè)計 控制器 交通 VHDL 基于
基于DSP的CPLD軟件更新方案研究, 0引言 在現(xiàn)代導航計算機系統(tǒng)朝著微型化發(fā)展的過程中，采用高性能數(shù)字信號處理器和可編程邏輯器件方案實現(xiàn)的導航計算機系統(tǒng)有著很高的性能優(yōu)勢。在本課題組研制的基于浮點型DSP和復雜可編程邏輯器件(CPLD)結(jié)構(gòu)的嵌
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方案 研究 更新 軟件 DSP CPLD 基于
基于VHDL語言對高速A/D器件TLC5510控制的實現(xiàn),--TLC5510 VHDL控制程序 --文件名：TLC5510.vhd --功能：基于VHDL語言，實現(xiàn)對高速A/D器件TLC5510控制 --最后修改日期：2004.3.20 library ieee; use ieee.std_logic_1164.all; entity tlc5510 is
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TLC5510 控制 實現(xiàn) 器件 A/D VHDL 語言 高速 基于
基于FPGA的中文字符顯示的VHDL程序,--文件名：lcd_driver.vhd?！ ?-功能：FGAD驅(qū)動LCD顯示中文字符“年”?！ ?-最后修改日期：2004.3.24?！ ibrary IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use
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VHDL 程序 顯示 字符 FPGA 中文 基于
基于VHDL的基帶信號的MFSK調(diào)制,--多進制數(shù)字頻率調(diào)制(MFSK)系統(tǒng)VHDL程序 --文件名：MFSK --功能：基于VHDL硬件描述語言，完成對基帶信號的MFSK調(diào)制 --說明：這里MFSK的M為4 --最后修改日期：2004.2.13 library ieee; use ieee.s
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MFSK 調(diào)制 信號 基帶 VHDL 基于
用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程,用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程為： 1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件 2.功能仿真：將文件調(diào)入HDL仿真
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完整 流程 PLD/FPGA 開發(fā) 語言 VHDL/VerilogHD
電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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DSP 譯碼 Bootloader CPLD
基于DSP和CPLD的金屬磁記憶檢測儀設(shè)計,摘要：設(shè)計了一種以DSP+CPLD為控制核心的高性能金屬磁記憶檢測儀，用以快速檢測鐵磁材料的漏磁信號，判斷材料應力集中區(qū)域。文中簡述了磁記憶檢測儀的主要電路及其工作原理，重點介紹了系統(tǒng)的硬件和軟件設(shè)計。該檢測
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檢測儀 設(shè)計 記憶 金屬 DSP CPLD 基于
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