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            基于Verilog HDL語言的CAN總線控制器設(shè)計(jì)及驗(yàn)證

            • 摘要:在此利用VerilogHDL設(shè)計(jì)了一款CAN總線控制器,首先根據(jù)協(xié)議把整個(gè)CAN總線控制器劃分為接口邏輯管理、寄...
            • 關(guān)鍵字: CAN總線  控制器  FPGA  Verilog  HDL  

            基于FPGA的雙模式光伏電池測試儀

            • 摘要:為了解決傳統(tǒng)的光伏測試儀功能單一,只能夠測量光伏電池基本參數(shù)的問題,采用了增加采樣信道,由FPGA控制采樣模式的方法,設(shè)計(jì)完成了一款雙模式的光伏電池測試儀。在完成光伏電池I-V曲線等參數(shù)測量的同時(shí)可以實(shí)
            • 關(guān)鍵字: FPGA  雙模式  光伏電池  測試儀    

            MP3數(shù)字播放機(jī)系統(tǒng)的FPGA設(shè)計(jì)介紹

            • MP3數(shù)字播放機(jī)系統(tǒng)的FPGA設(shè)計(jì)介紹,1 引 言

              MPEG(活動(dòng)影像專業(yè)人員組織)是為數(shù)字音頻確定單一編碼和解碼(壓縮/解壓縮)方法于1988年建立的。1992年,國際標(biāo)準(zhǔn)組織(ISO)和國際電工委員會(huì)(IEC)為音頻和視頻編碼建立了MPEG1(ISO/IEC11172)標(biāo)準(zhǔn)
            • 關(guān)鍵字: 設(shè)計(jì)  介紹  FPGA  系統(tǒng)  數(shù)字  播放機(jī)  MP3  

            一種MCU時(shí)鐘系統(tǒng)的設(shè)計(jì)

            • 時(shí)鐘系統(tǒng)是微控制器(MCU)的一個(gè)重要部分,它產(chǎn)生的時(shí)鐘信號(hào)要貫穿整個(gè)芯片。時(shí)鐘系統(tǒng)設(shè)計(jì)得好壞關(guān)系到芯片能否正常工作。在工作頻率較低的情況下,時(shí)鐘系統(tǒng)可以通過綜合產(chǎn)生,即用Verilog/VHDL語言描述電路,并用EDA
            • 關(guān)鍵字: MCU  時(shí)鐘  系統(tǒng)    

            FPGA時(shí)序收斂分析

            • FPGA時(shí)序收斂分析,您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常,但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯(cuò)?要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時(shí),它開始出錯(cuò)。您檢查自己的測試平臺(tái),并確認(rèn)測試已經(jīng)做到 100% 的完全覆蓋,而且所有測試
            • 關(guān)鍵字: 分析  收斂  時(shí)序  FPGA  

            基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹

            • 基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹,分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路,根據(jù)不同設(shè)計(jì)的需要,我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等,有時(shí)要求等占空比,有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有時(shí)要求多種形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)
            • 關(guān)鍵字: 方法  介紹  實(shí)現(xiàn)  多種  VHDL  FPGA  基于  

            單片機(jī)的干擾分析及MCU的改進(jìn)

            • 通過一個(gè)儀器抗干擾處理的實(shí)踐,分析干擾形成錯(cuò)誤的機(jī)理。首先對(duì)干擾進(jìn)行描述,然后分析錯(cuò)誤形成的可能性以及目前解決干擾問題的難點(diǎn),最后提出對(duì)MCU改進(jìn)的建議。關(guān)鍵詞 抗干擾 容錯(cuò) Watchdog  長久以來,計(jì)算機(jī)
            • 關(guān)鍵字: 改進(jìn)  MCU  分析  干擾  單片機(jī)  

            使用賽靈思 FPGA加速包處理

            • 隨著 10Gb 以太網(wǎng)發(fā)展趨于成熟,且業(yè)界甚至已開始期待 40GbE 和 100GbE 以太網(wǎng)的出現(xiàn),新一代網(wǎng)絡(luò)基礎(chǔ)架構(gòu)方興未艾。融合型網(wǎng)絡(luò)在流量處理方面向可擴(kuò)展開放式平臺(tái)提出了全新的挑戰(zhàn)。新一代融合型基礎(chǔ)設(shè)施底板通常由高
            • 關(guān)鍵字: FPGA  賽靈思    

            京微雅格:FPGA產(chǎn)業(yè)中的潛力新秀

            • 提起FPGA,我們首先想到的是美國的三大公司,在這個(gè)領(lǐng)域,除了美國之外,全球其他國家基本沒有話語權(quán)。但是從今以后,有一家代表中國FPGA產(chǎn)業(yè)的公司要這個(gè)舞臺(tái)上一展舞姿,請記住她的名字:京微雅格(Capital Microelectronics)。京微雅格公司CEO劉明博士比喻京微雅格在FPGA產(chǎn)業(yè)中的位置:我們已經(jīng)加入到這個(gè)俱樂部,成為其中的一員。
            • 關(guān)鍵字: 京微雅格  FPGA  

            科技無止境 新一代奔馳S級(jí)新技術(shù)搶先看

            基于FPGA的H.264 DCT算法的硬件實(shí)現(xiàn)

            • 摘要:二維離散余弦(DCT)在H.264視頻編碼中承擔(dān)者信號(hào)從時(shí)域到頻域變換的作用。在現(xiàn)場可編程邏輯門陣列(FPGA)上設(shè)計(jì)了高效的采用流水線結(jié)構(gòu)的H.264 DCT硬件電路。首先,把二維4times;4 DCT變換轉(zhuǎn)換成二次一維DCT變
            • 關(guān)鍵字: FPGA  264  DCT  算法    

            線路的尖峰毛刺造成FPGA工作不正常

            • 使用EP2C35 FPGA 設(shè)計(jì)了多個(gè)串口工作,出現(xiàn)了幾個(gè)問題. 第一次, 由于內(nèi)核電源1.2V 供電不是完整平面,而是帶狀線供電,EP2C35 在代碼容量大的情況下,而且輸入FPGA 信號(hào)變換頻繁, 造成整個(gè)EP2C35 所有的D觸發(fā)器停止翻轉(zhuǎn).
            • 關(guān)鍵字: FPGA  線路  尖峰  毛刺    

            FPGA中inout端口使用方法總結(jié)

            • INOUT引腳:1.FPGA IO在做輸入時(shí),可以用作高阻態(tài),這就是所說的高阻輸入;2.FPGA IO在做輸出時(shí),則可以直接用來輸入輸出。芯片外部引腳很多都使用inout類型的,為的是節(jié)省管腿。就是一個(gè)端口同時(shí)做輸入和輸出。 ino
            • 關(guān)鍵字: inout  FPGA  端口  方法    

            從StratixIII及CycloneIV開發(fā)板談FPGA配置(2)

            • 上文中說到了CycloneIV中的幾種配置方式,JTAG或者AS模式配置EPCS64,其中我個(gè)人比較傾向于將上文提到的統(tǒng)稱為串行配置模式,而EPCS系列的配置芯片都是屬于串行配置芯片。而在本文中講到StratixIII的配置所使用的是F
            • 關(guān)鍵字: StratixIII  CycloneIV  FPGA  開發(fā)板    

            從StratixIII及CycloneIV開發(fā)板談FPGA配置

            • 最近為了給幾個(gè)新同學(xué)介紹實(shí)驗(yàn)室所使用的兩個(gè)開發(fā)板——StratixIII開發(fā)板和DEII-CycloneIV實(shí)驗(yàn)箱,所以整理了下關(guān)于兩個(gè)板子FPGA的配置過程,從中自己也獲益很多。兩款芯片的配置方式算是代表了如今Altera
            • 關(guān)鍵字: StratixIII  CycloneIV  FPGA  開發(fā)板    
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            mcu-fpga介紹

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