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fpga-to-asic 文章進(jìn)入fpga-to-asic技術(shù)社區(qū)

應(yīng)對(duì)FPGA/SDI子系統(tǒng)中的高速板布局挑戰(zhàn)

本論文概述了硬件工程師面臨的挑戰(zhàn)，并為處理這些挑戰(zhàn)提供了建議。
關(guān)鍵字： FPGA SDI 子系統(tǒng) 高速板

基于FPGA片上PowerPC在VxWorks下的千兆網(wǎng)通信

當(dāng)前，SoC向著面積更小，速度更高的方向發(fā)展，百兆網(wǎng)通信已不能滿(mǎn)足人們的生產(chǎn)和工作需要，用千兆網(wǎng)通信成為工...
關(guān)鍵字： VxWorks PowerPC 千兆網(wǎng)通信 FPGA SoC

微型打印機(jī)與FPGA的硬件接口及軟件設(shè)計(jì)

摘要：為了實(shí)現(xiàn)便攜式、實(shí)時(shí)打印數(shù)據(jù)的目的，在分析EP3C25型FPGA和RD-E型微型打印機(jī)性能特點(diǎn)的基礎(chǔ)上，基于嵌入式技術(shù)設(shè)計(jì)了 FPGA與微型打印機(jī)的硬件接口電路、軟件流程及控制程序。利用FPGA控制微型打印機(jī)正常工作，
關(guān)鍵字： FPGA 微型打印機(jī) 軟件設(shè)計(jì) 硬件接口

利用FPGA實(shí)現(xiàn)的任意波形發(fā)生器的研究設(shè)計(jì)

波形發(fā)生器廣泛應(yīng)用于電子電路、自動(dòng)控制和科學(xué)試驗(yàn)領(lǐng)域，是一種為電子測(cè)量工作提供符合嚴(yán)格技術(shù)要求的電...
關(guān)鍵字： FPGA 任意波形發(fā)生器

Altium與蘇州大學(xué)共建電子設(shè)計(jì)聯(lián)合實(shí)驗(yàn)室

　　Altium日前宣布與蘇州大學(xué)合作共建電子設(shè)計(jì)聯(lián)合實(shí)驗(yàn)室，通過(guò)開(kāi)展電子電路設(shè)計(jì)、FPGA數(shù)字電路設(shè)計(jì)及SoPC嵌入式系統(tǒng)設(shè)計(jì)領(lǐng)域相關(guān)的教學(xué)合作，進(jìn)一步提升江蘇省及周邊地區(qū)電子設(shè)計(jì)人才的綜合素養(yǎng)。長(zhǎng)久以來(lái)，Altium一直堅(jiān)持深耕教育領(lǐng)域，通過(guò)不斷加強(qiáng)與大專(zhuān)院校的合作，支持中國(guó)高校電子設(shè)計(jì)人才的培養(yǎng)，從而為中國(guó)電子設(shè)計(jì)行業(yè)的發(fā)展貢獻(xiàn)力量。　　
關(guān)鍵字： Altium FPGA 大學(xué)

基于FPGA的嵌入式脈象采集儀硬件電路設(shè)計(jì)

關(guān)鍵字： FPGA 脈象采集儀 Cyclone II

基于FPGA的空間存儲(chǔ)器的糾錯(cuò)系統(tǒng)的設(shè)計(jì)

關(guān)鍵字： BCH碼 FPGA VerilogHDL AMS

Turbo簡(jiǎn)化譯碼算法的FPGA設(shè)計(jì)與實(shí)現(xiàn)

Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時(shí)大等問(wèn)題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計(jì)一個(gè)簡(jiǎn)單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Turbo譯碼器的FPGA實(shí)現(xiàn)，并對(duì)相關(guān)參數(shù)和譯碼結(jié)構(gòu)進(jìn)行了描述。
關(guān)鍵字： Turbo FPGA 譯碼算法

視頻圖像灰度信號(hào)直方圖均衡的FPGA實(shí)現(xiàn)

本文主要介紹在FPGA上實(shí)現(xiàn)直方圖均衡算法的總體結(jié)構(gòu)和最重要的兩個(gè)子模塊的實(shí)現(xiàn)細(xì)節(jié)，以及最終的實(shí)現(xiàn)結(jié)果。
關(guān)鍵字： FPGA 視頻圖像灰度均衡

一種基于FPGA的誘發(fā)電位儀系統(tǒng)研究與設(shè)計(jì)

O引言誘發(fā)電位是指對(duì)神經(jīng)系統(tǒng)某一特定部位給予特定刺激后在大腦皮層所產(chǎn)生的特定電活動(dòng)，對(duì)于神經(jīng)...
關(guān)鍵字： FPGA 誘發(fā)電位儀

平臺(tái)ASIC架構(gòu)突破傳統(tǒng)ASIC設(shè)計(jì)局限性

采用先進(jìn)半導(dǎo)體工藝，結(jié)構(gòu)化ASIC平臺(tái)可以提供更多經(jīng)預(yù)定義、預(yù)驗(yàn)證和預(yù)擴(kuò)散的金屬層，并支持各種存儲(chǔ)器接口，能簡(jiǎn)化接口設(shè)計(jì)和時(shí)序問(wèn)題。本文詳細(xì)介紹了結(jié)構(gòu)化ASIC平臺(tái)的這些特點(diǎn)和性能。最新的ASIC設(shè)計(jì)架構(gòu)能夠大大
關(guān)鍵字： ASIC 架構(gòu)

ISSP結(jié)構(gòu)化ASIC解決方案

結(jié)構(gòu)化專(zhuān)用集成電路(structured ASIC)對(duì)設(shè)計(jì)工程師而言還是一個(gè)新名詞，然而目前已經(jīng)有多家公司正計(jì)劃涉足這一領(lǐng)域?？焖俟杞鉀Q方案平臺(tái)(ISSP)是一種結(jié)構(gòu)化ASIC解決方案，該技術(shù)適合于高速ASIC設(shè)計(jì)，這是因?yàn)镮SSP可以
關(guān)鍵字： ISSP ASIC 方案

大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略

利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要
關(guān)鍵字： FPGA 大型策略多時(shí)鐘

脈沖壓縮原理及FPGA實(shí)現(xiàn)

摘要：為解決雷達(dá)作用距離和距離分辨力的問(wèn)題，分析了線性調(diào)頻脈沖壓縮的原理及工程實(shí)現(xiàn)方法，并利用Matlab軟件對(duì)加權(quán)前后的線性調(diào)頻信號(hào)脈沖壓縮波形進(jìn)行對(duì)比。簡(jiǎn)述了分布式(DA)算法的基本原理，給出一種基于FPGA分
關(guān)鍵字： FPGA 脈沖壓縮原理

基于FPGA的帶CRC校驗(yàn)的異步串口通信

摘要：由于FPGA具有速度快，效率高，靈活穩(wěn)定，集成度高等優(yōu)點(diǎn)，所以為了提高串口通信的速度和效率，在串行通信中采用FPGA來(lái)實(shí)現(xiàn)串口通信是十分必要的。由于通信傳輸?shù)牟淮_定性以及干擾等原因，串行通信經(jīng)常會(huì)出現(xiàn)異
關(guān)鍵字： FPGA CRC 異步串口通信

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fpga-to-asic介紹

您好，目前還沒(méi)有人創(chuàng)建詞條fpga-to-asic!
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fpga-to-asic電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開(kāi)關(guān)電源設(shè)計(jì)的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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fpga-to-asic資料下載

如何使用FPGA和PCI總線實(shí)現(xiàn)天文圖像實(shí)時(shí)采集與處理系統(tǒng)的設(shè)計(jì)
如何使用FPGA實(shí)現(xiàn)多通道高速CMOS圖像采集系統(tǒng)的設(shè)計(jì)
如何使用FPGA實(shí)現(xiàn)新型高速CCD圖像數(shù)據(jù)采集系統(tǒng)
基于FPGA的數(shù)字存儲(chǔ)示波器設(shè)計(jì)與實(shí)現(xiàn)
使用FPGA的超聲波測(cè)距資料合集免費(fèi)下載
如何使用FPGA實(shí)現(xiàn)BP神經(jīng)網(wǎng)絡(luò)的仿真線設(shè)計(jì)
基于UDP協(xié)議和FPGA的點(diǎn)到點(diǎn)數(shù)據(jù)傳輸方案
如何使用FPGA實(shí)現(xiàn)低成本網(wǎng)絡(luò)數(shù)據(jù)傳輸存儲(chǔ)系統(tǒng)

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