fpga-to-asic 文章進(jìn)入fpga-to-asic技術(shù)社區(qū)

FPGA實(shí)現(xiàn)IRIG-B(DC)碼編碼和解碼的設(shè)計(jì)

為達(dá)到IRIG-B碼與時間信號輸入、輸出的精確同步，采用現(xiàn)代化靶場的IRIG-B碼編碼和解碼的原理，從工程的角度出發(fā)，提出了使用現(xiàn)場可編程門陣列(FPGA)來實(shí)現(xiàn)IRIG-B碼編碼和解碼的設(shè)計(jì)方案和體系結(jié)構(gòu)，設(shè)計(jì)中會涉及到幾個不同的時鐘頻率，F(xiàn)PGA對時鐘的同步性具有靈活性、效率高、且功耗低?？垢蓴_性好的特點(diǎn)。結(jié)果表明，F(xiàn)PGA能夠確保為從設(shè)備提供同源的時鐘基準(zhǔn)，使時鐘與信號的延遲控制在200 ns以內(nèi)，從而得到了IRIG-B碼與時間精確同步的效果。
關(guān)鍵字： IRIG-B FPGA DC 編碼

基于FPGA與DSP的雷達(dá)高速數(shù)據(jù)采集系統(tǒng)

激光雷達(dá)的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點(diǎn)，對其進(jìn)行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A／D轉(zhuǎn)換器與數(shù)字信號處理器直接連接會導(dǎo)致數(shù)據(jù)傳輸不及時，影響系統(tǒng)可靠性、實(shí)時性。針對激光雷達(dá)回?fù)苄盘?，提出基于FPGA與DSP的高速數(shù)據(jù)采集系統(tǒng)，利用FPGA內(nèi)部的異步FIFO和DCM實(shí)現(xiàn)A／D轉(zhuǎn)換器與DSP的高速外部存儲接口(EMIF)之間的數(shù)據(jù)傳輸。介紹了ADC外圍電路、工作時序以及DSP的EMIF的設(shè)置參數(shù)，并對異步FIFO數(shù)據(jù)讀寫進(jìn)行仿真，結(jié)合硬件結(jié)構(gòu)詳細(xì)地
關(guān)鍵字： FPGA DSP 雷達(dá) 高速數(shù)據(jù)

高精度DDFS信號源FPGA實(shí)現(xiàn)

為進(jìn)行高精度信號源的設(shè)計(jì)，同時降低設(shè)計(jì)成本，以Cyclone II系列低端FPGA為核心，利用直接頻率合成技術(shù)，對正弦信號等數(shù)據(jù)進(jìn)行1／4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實(shí)現(xiàn)了正弦信號源的設(shè)計(jì)，同時，實(shí)現(xiàn)三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數(shù)字調(diào)制信號，系統(tǒng)還具有掃頻、指定波形次數(shù)等功能。仿真結(jié)果表明，信號源精度高，頻率調(diào)整步進(jìn)可達(dá)0．034 92 Hz，頻率范圍為0．034 92 Hz～9．375 MHz，制作成本低，功能豐富。
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基于FPGA的視頻格式轉(zhuǎn)換系統(tǒng)設(shè)計(jì)

摘要: 針對電視制式PAL /NTSC 信號輸出VGA 顯示格式的解決辦法，詳細(xì)講述了基于FPGA 視頻格式轉(zhuǎn)換系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)。采用Cyclone Ⅲ系列的EP3C1*84C6作為核心處理器件，實(shí)現(xiàn)了NTSC /PAL制式視頻的解碼、色空間轉(zhuǎn)換(
關(guān)鍵字：系統(tǒng) 設(shè)計(jì) 轉(zhuǎn)換格式 FPGA 視頻基于

一種基于FPGA 的嵌入式塊SRAM 的設(shè)計(jì)

摘　要：文章中提出了一種應(yīng)用于FPGA 的嵌入式可配置雙端口的塊存儲器。該存儲器包括與其他電路的布線接口、可配置邏輯、可配置譯碼、高速讀寫電路。在編程狀態(tài)下，可對所有存儲單元進(jìn)行清零，且編程后為兩端口獨(dú)
關(guān)鍵字： FPGA SRAM 嵌入式

基于FPGA的語音存儲與回放系統(tǒng)設(shè)計(jì)

1 設(shè)計(jì)要求　　設(shè)計(jì)并制作一個數(shù)字化語音存儲與回放系統(tǒng)，其示意圖如圖1所示。

圖1 數(shù)字化語音存儲與回放系統(tǒng)示意圖　　(1)放大器1的增益為46dB，放大器2的增益為40dB，增益均可調(diào)；　　(2)帶通濾波器：通帶為30
關(guān)鍵字： FPGA 語音存儲回放系統(tǒng)設(shè)計(jì)

基于FPGA 與VHDL 的微型打印機(jī)的驅(qū)動設(shè)計(jì)

摘要：為了取代傳統(tǒng)利用單片機(jī)驅(qū)動微型打印機(jī)，使用Alt era 公司的FPGA 芯片EP3C25Q240C8N 設(shè)計(jì)驅(qū)動打印機(jī)的硬件控制電路，并正確控制微型打印機(jī)的工作時序。軟件使用硬件描述語言VH DL 實(shí)現(xiàn)對微型打印機(jī)的時序控
關(guān)鍵字： FPGA VHDL 微型打印機(jī) 驅(qū)動設(shè)計(jì)

基于FPGA 的衛(wèi)星便攜站的同步數(shù)字復(fù)接器的設(shè)計(jì)

在便攜式數(shù)字衛(wèi)星通信系統(tǒng)中，為了擴(kuò)大傳輸容量和提高傳輸效率，滿足同時傳輸幾種業(yè)務(wù)的需求，通常采用時分復(fù)用的方法，將若干個低速數(shù)字碼流按一定格式合并成一個高速數(shù)據(jù)碼流，以便在一條信道中傳輸，使各個業(yè)務(wù)信
關(guān)鍵字： FPGA 衛(wèi)星便攜數(shù)字復(fù)接器

根升余弦脈沖成形濾波器FPGA實(shí)現(xiàn)

摘要：提出了基于電路分割技術(shù)實(shí)現(xiàn)通信系統(tǒng)發(fā)送端根升余弦波形成形濾波器查表法的FPGA結(jié)構(gòu)，節(jié)省了ROM單元，討論了其ROM初始化時形波數(shù)據(jù)的組織方法，完成了該結(jié)構(gòu)的VHDL實(shí)現(xiàn)，給出了該設(shè)計(jì)在Modelsim環(huán)境下的時序仿
關(guān)鍵字： FPGA 脈沖成形濾波器

SoC FPGA上的策略考慮

SoC FPGA上的策略考慮,引言　　集成了 FPGA 架構(gòu)、硬核 CPU 子系統(tǒng)以及其他硬核 IP 的半導(dǎo)體器件 SoC FPGA 已經(jīng)發(fā)展到了一個“關(guān)鍵點(diǎn)”，它在今后十年中會得到廣泛應(yīng)用，為系統(tǒng)設(shè)計(jì)人員提供更多的選擇。對于在 FPGA 上開發(fā)的系統(tǒng)
關(guān)鍵字：考慮策略 FPGA SoC

PLD/FPGA硬件語言設(shè)計(jì)verilog HDL

PLD/FPGA硬件語言設(shè)計(jì)verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴(yán)格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
關(guān)鍵字： verilog HDL 設(shè)計(jì) 語言硬件 PLD/FPGA

基于DSP+FPGA的紅外圖像小目標(biāo)檢測系統(tǒng)設(shè)計(jì)

基于DSP+FPGA的紅外圖像小目標(biāo)檢測系統(tǒng)設(shè)計(jì),研究單幀紅外圖像小目標(biāo)的檢測問題。對傳統(tǒng)基于數(shù)學(xué)形態(tài)學(xué)的Top-hat算子進(jìn)行分析和實(shí)驗(yàn)，并利用一種最大類間方差方法確定分割閾值，進(jìn)行圖像分割和目標(biāo)檢測。在Matlab仿真中發(fā)現(xiàn)，這種方法能夠在一定程度上提高單幀圖像目標(biāo)檢測的成功率，并且在一定程度上能夠適應(yīng)不同環(huán)境的需要，在實(shí)際應(yīng)用中具有一定的魯棒性。同時描述一種基于DSP+FPGA的紅外圖像處理系統(tǒng)，該結(jié)構(gòu)在一定程度上可滿足實(shí)時性和靈活性的要求，具有很強(qiáng)的通用性和可擴(kuò)展性。介紹了該系統(tǒng)的總體結(jié)構(gòu)，并且給
關(guān)鍵字：目標(biāo) 檢測系統(tǒng) 設(shè)計(jì) 圖像紅外 DSP FPGA 基于

市場需求推動FPGA、CPU、DSP走向融合

　　實(shí)際上，推動某項(xiàng)或幾項(xiàng)技術(shù)發(fā)展方向的真正動力是市場與技術(shù)的綜合因素，技術(shù)本身或內(nèi)在的發(fā)展慣性并不是最重要的，或者說并非唯一決定性因素。　　
關(guān)鍵字： FPGA DSP

Altera開始提供業(yè)界第一款集成EFEC解決方案

　　Altera公司日前宣布，開始提供業(yè)界第一款集成增強(qiáng)前向糾錯(EFEC) IP內(nèi)核，該內(nèi)核針對高性能Stratix IV和Stratix V系列FPGA進(jìn)行了優(yōu)化。EFEC7和EFEC20是Altera Newfoundland技術(shù)中心 (以前的Avalon Microelectronics) 開發(fā)的多維IP內(nèi)核，專門面向城域和長距離光傳送網(wǎng)(OTN)等100G應(yīng)用而設(shè)計(jì)?！?/li>
關(guān)鍵字： Altera FPGA

基于FPGA的大動態(tài)數(shù)控AGC系統(tǒng)設(shè)計(jì)

隨著軟件無線電技術(shù)和FPGA、DSP、AD 等技術(shù)的高速發(fā)展，數(shù)字接收機(jī)的應(yīng)用日益廣泛。為了擴(kuò)大數(shù)字接收機(jī)的ADC 動態(tài)范圍，廣泛采用了自動增益控制(AGC) ，使接收機(jī)的增益隨著信號的強(qiáng)弱進(jìn)行調(diào)整，其性能的好壞直接
關(guān)鍵字： FPGA AGC 動態(tài) 數(shù)控