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硬件描述語言Verilog HDL設(shè)計進階之：使用函數(shù)實現(xiàn)簡單的處理器
- 本實例使用Verilog HDL設(shè)計一個簡單8位處理器，可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設(shè)計過程中，使用了函數(shù)調(diào)用的設(shè)計方法。
- 關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA
硬件描述語言Verilog HDL設(shè)計進階之：自動轉(zhuǎn)換量程頻率計控制器
- 本實例使用Verilog HDL設(shè)計一個可自動轉(zhuǎn)換量程的頻率計控制器。在設(shè)計過程中，使用了狀態(tài)機的設(shè)計方法，讀者可根據(jù)綜合實例6的流程將本實例的語言設(shè)計模塊添加到自己的工程中。
- 關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA
硬件描述語言Verilog HDL設(shè)計進階之： 典型實例-狀態(tài)機應(yīng)用
- 狀態(tài)機設(shè)計是HDL設(shè)計里面的精華，幾乎所有的設(shè)計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機，顧名思義，就是一系列狀態(tài)組成的一個循環(huán)機制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時具有特定風(fēng)格的狀態(tài)機也能提高程序的可讀性和調(diào)試性。
- 關(guān)鍵字： VerilogHDL 狀態(tài)機 FPGA
硬件描述語言Verilog HDL設(shè)計進階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計風(fēng)格
- 用always塊設(shè)計純組合邏輯電路時，在生成組合邏輯的always塊中，參與賦值的所有信號都必須有明確的值，即在賦值表達式右端參與賦值的信號都必需在always @(敏感電平列表)中列出。
- 關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA
基于CPLD的片內(nèi)振蕩器設(shè)計及其優(yōu)化
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
- 關(guān)鍵字： 片內(nèi)振蕩器 SoC CPLD
基于IP的智能傳感器SOC設(shè)計
- 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn)；再設(shè)計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
- 關(guān)鍵字： 智能傳感器系統(tǒng) SoC IP核
基于FPGA的可配置判決反饋均衡器的設(shè)計
- 在移動通信和高速無線數(shù)據(jù)通信中，多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致數(shù)據(jù)傳輸時不可避免的產(chǎn)生碼間干擾，成為影響通信質(zhì)量的主要因素，而信道的均衡技術(shù)可以消除碼間干擾和噪聲，并減少誤碼率。其中判決反饋均衡器（DFE）是一種非常有效且應(yīng)用廣泛得對付多徑干擾得措施。
- 關(guān)鍵字： 無線數(shù)據(jù)通訊 可配置均衡器 FPGA
Verilog HDL基礎(chǔ)之：實例5 交通燈控制器
- 本實例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器，實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。
- 關(guān)鍵字： VerilogHDL 華清遠見 FPGA 交通燈控制器
基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案
- 這里以CAN總線通信接口為例，詳細論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案。
- 關(guān)鍵字： 光電隔離 CAN總線轉(zhuǎn)換器 FPGA
移動計算SoC IP組件設(shè)計
- 作為SoC在移動通信控制的分支，移動操作SoC和一般的SoC在設(shè)計上是相似的。作為一個系統(tǒng)的核心，SoC要完成運行、操作或控制功能，必須有相應(yīng)的組件配合。而多數(shù)組件，尤其是外部組件在SoC內(nèi)都要有一個對應(yīng)的控制器。所以，為了實現(xiàn)應(yīng)用對象操作，SoC要設(shè)計相當(dāng)數(shù)量的組件控制器。組件控制器的設(shè)計，對SoC而言就是一些IP（Intellectual Property）組件的設(shè)計。由于可編程器件PLD具有簡單易學(xué)、修改方便的特點，常常被用來作為設(shè)計IP組件的硬件支撐。
- 關(guān)鍵字： SoC 移動計算 無線通信
FPGA最小系統(tǒng)之：實例1 在Altera的FPGA開發(fā)板上運行第一個FPGA程序
- 本節(jié)旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計、編譯及仿真流程。同時使用基于Altera FPGA的開發(fā)板將該實例進行下載驗證，完成工程設(shè)計的硬件實現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
- 關(guān)鍵字： Cyclone Altera FPGA QuartusII FPGA最小系統(tǒng)
FPGA最小系統(tǒng)之：硬件系統(tǒng)的調(diào)試方法
- 隨著FPGA芯片的密度和性能不斷提高，調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時要遵循一定的原則和技巧，才能減少調(diào)試時間，避免誤操作損壞電路。
- 關(guān)鍵字： BGA封裝 ASRAM FPGA QuartusII FPGA最小系統(tǒng)
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