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在實時分布嵌入式應用平臺上進行設計與調試
- 實時系統設計師和嵌入式軟件開發(fā)工程師對獨立的或者與嵌入式系統關聯不大的設計、開發(fā)和調試工具與技術都非常熟悉。他們通常在設計階段使用UML，在開發(fā)階段使用IDE，在集成與調試階段使用調試器和邏輯分析器(位于其它工具之中)。 過去相互連接的節(jié)點通常只有幾個，且每個節(jié)點之間的功能劃分非常明晰，但隨著嵌入式系統之間互聯的普遍化，如今常常是幾十個甚至數百個節(jié)點都共同分擔著一些邏輯應用功能。 事實上，隨著實時系統與企業(yè)系統之間聯系越來越緊密，這種分布式系統在操作系統和執(zhí)行處理器方面的差異越來越顯著。本
- 關鍵字： 嵌入式 軟件測試 分布式系統開發(fā) 實時分布式系統開發(fā) QoS DDS
系統時鐘源的比較選擇及高性能PLL的發(fā)展趨勢
- 在所有電子系統中，時鐘相當于心臟，時鐘的性能和穩(wěn)定性直接決定著整個系統的性能。典型的系統時序時鐘信號的產生和分配包含多種功能，如振蕩器源、轉換至標準邏輯電平的部件以及時鐘分配網絡。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。 系統時鐘源需要可靠、精確的時序參考，通常所用的就是晶體。本文將比較兩種主要的時鐘源——晶體振蕩器(XO，簡稱晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢。? ? 圖1：安森美半導體提供的
- 關鍵字： 時鐘源 選擇 PLL 發(fā)展
基于DDS的鎖相頻率合成器設計
- 采用DDS內插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當于用DDS取代多環(huán)頻率臺成器中的低(細)頻率子環(huán)，電路結構簡單，在頻率轉換速度、分辨率等方面性能優(yōu)良，并且不存在DDS相噪與雜散惡化的問題。本文提出基于該思想的一種VHF段頻率合成器設計。
- 關鍵字： DDS，鎖相頻率合成器
基于dds的快速跳頻頻率合成器的設計
- 介紹了直接數字頻率合成（DDS）技術的工作原理及特點，并給出了基于DDS設計快速跳頻頻率合成器的方案。
- 關鍵字： 跳頻，DDS， AD9952， SPI
基于DDS的鎖相頻率合成器設計
- 采用DDS內插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當于用DDS取代多環(huán)頻率臺成器中的低(細)頻率子環(huán)，電路結構簡單，在頻率轉換速度、分辨率等方面性能優(yōu)良，并且不存在DDS相噪與雜散惡化的問題。本文提出基于該思想的一種VHF段頻率合成器設計。
- 關鍵字： DDS，鎖相頻率合成器
基于DDS的鎖相頻率合成器設計
- 1 引 言 現代頻半合成源對頻率精度、分辨率、轉換時間和頻譜純度等指標提出了越來越高的要求。甚高頻(VHF)頻率合成器通常采用多鎖相環(huán)路(PLL)結構，多環(huán)合成器將單環(huán)中的巨大分頻比用多個環(huán)路來負擔，同時各環(huán)，尤其足主環(huán)的鑒相頻率大幅度提高，從而滿足了鑒相頻率高、分頻比小和分辨率高等要求。但是由于多環(huán)組合的固有特性，尤其是分辨率每提高1個數量級，就要增加一級子環(huán)路，使得其頻率轉換速度低、線路復雜、可靠性差。 直接數字式頻率合成技術(DDS)的頻率分辨率高、頻率轉換速度快。DDS/PLL混合
- 關鍵字： DDS 鎖相頻率 合成器 模擬IC
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