asic ip核 文章 進(jìn)入asic ip核技術(shù)社區(qū)
基于IP的智能傳感器SOC設(shè)計
- 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補(bǔ)償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機(jī)界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn)；再設(shè)計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
- 關(guān)鍵字： 智能傳感器系統(tǒng) SoC IP核
SoC設(shè)計IP核選擇策略
- IP核可以兩種形式提供給客戶：軟核和硬核。兩種方式都可使客戶獲得在功能上經(jīng)過驗證的設(shè)計。軟核也被稱為可綜合內(nèi)核，需要由客戶進(jìn)行綜合并在其SoC上實現(xiàn)。而硬核已完全實現(xiàn)(完成了版圖設(shè)計)，可直接用于制造。(從技術(shù)上說，一種設(shè)計只有生產(chǎn)后才能實現(xiàn)。但是在此情況下，實現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團(tuán)隊只需將硬核像一個單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問題和好處。
- 關(guān)鍵字： 技術(shù)支持 IP核 定制
基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設(shè)計與實現(xiàn)
- 本文設(shè)計的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場測試的實時數(shù)據(jù)采集系統(tǒng)，由于被測試芯片為250 MHz 8 bit的高速AD輸出， 因此， 該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達(dá)到實時、高速、海量的數(shù)據(jù)采集， 該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲能力做為采集數(shù)據(jù)的緩存，然后通過具有即插即用、易擴(kuò)展、傳輸速率較高等特點的USB2.0接口來將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接嬎銠C(jī)中進(jìn)行存儲和分析。
- 關(guān)鍵字： 乒乓緩存 數(shù)據(jù)采集 IP核
浮點矩陣相乘IP核并行改進(jìn)的設(shè)計與實現(xiàn)
- 基于Altera浮點IP核實現(xiàn)浮點矩陣相乘運(yùn)算時，由于矩陣階數(shù)的增大，造成消耗的器件資源雖增加但系統(tǒng)性能反而下降的問題，針對現(xiàn)有IP核存在數(shù)據(jù)加載不連貫、存儲帶寬不均勻的不足，提出采用并行化數(shù)據(jù)存儲、依據(jù)查找表加載數(shù)據(jù)和處理數(shù)據(jù)的方式對IP核進(jìn)行改進(jìn)。然后將改進(jìn)的浮點矩陣運(yùn)算在FPGA中實現(xiàn)，經(jīng)過Quartus、Matlab軟件聯(lián)合仿真并進(jìn)行結(jié)果比對，其誤差不超過萬分之一，且節(jié)省了器件資源、提升了系統(tǒng)性能。仿真結(jié)果表明該設(shè)計可行，有利于提高諸多高性能領(lǐng)域浮點矩陣的運(yùn)算速度。
- 關(guān)鍵字： IP核 浮點矩陣運(yùn)算 存儲方式
基于SoPC架構(gòu)的四通道SSI通信控制器
- 采用VHDL硬件描述語言，以Xilinx公司的FPGA為設(shè)計平臺，設(shè)計實現(xiàn)了以開源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構(gòu)的通信控制器，并對通信控制器進(jìn)行了功能仿真與驗證。該控制器可靈活進(jìn)行IP核模塊擴(kuò)展，并可作為外圍處理機(jī)與TI公司TMS320C6000系列DSP進(jìn)行互連通信，將慢速串行通信任務(wù)進(jìn)行分離，從而減輕DSP的負(fù)擔(dān)，提高系統(tǒng)的整體性能。
- 關(guān)鍵字： IP核 同步串行接口協(xié)議 SoPC架構(gòu)
獨立分量分析中NLPCA-RLS算法IP核的設(shè)計
- 為解決實時性盲信號分離的問題,基于獨立分量分析的模型,設(shè)計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進(jìn)行驗證。實驗結(jié)果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強(qiáng)的實用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于Nios II 的多功能數(shù)碼相框的設(shè)計與實現(xiàn)
- 介紹了基于Nios II 的多功能數(shù)碼相框的實現(xiàn)。系統(tǒng)基于Nios II處理器，設(shè)計用戶自定義模塊，構(gòu)建了靈活性高、可重配置的SoPC系統(tǒng)。設(shè)計自定義模塊控制LCM顯示；采用流水線方式設(shè)計JPEG解碼自定義模塊以提高解碼效率；根據(jù)SD協(xié)議設(shè)計SD卡控制器擴(kuò)展SD卡。實現(xiàn)了FAT16文件系統(tǒng)，便于對SD卡進(jìn)行文件管理及多平臺上的數(shù)據(jù)交換，并使用?滋C/OS-II操作系統(tǒng)簡化軟件設(shè)計復(fù)雜度、提高系統(tǒng)穩(wěn)定性。最終實現(xiàn)可播放音頻并能顯示、縮放、旋轉(zhuǎn)圖像且?guī)в袌D像切換特效的多功能數(shù)碼相框。
- 關(guān)鍵字： 雙線性插值縮放 數(shù)碼相框 IP核
FPGA并行計算抽象接口的設(shè)計與實現(xiàn)
- 本設(shè)計為基于C語言開發(fā)的程序開發(fā)了一個FPGA的并行計算接口，凡是以C語言設(shè)計的程序，均可通過調(diào)用本設(shè)計的接口，把復(fù)雜的算法、數(shù)值處理交給FPGA芯片完成，在不需要程序員學(xué)習(xí)FPGA知識以及使用FPGA開發(fā)工具的前提下，大大地減輕CPU的負(fù)荷以及從根本上提高了程序的執(zhí)行效率，是FPGA并行化應(yīng)用的一次全新嘗試。
- 關(guān)鍵字： IP核 調(diào)度模塊 FPGA PCI設(shè)備驅(qū)動 Express總線
在選用FPGA進(jìn)行設(shè)計時如何降低功耗
- 傳統(tǒng)意義上，ASIC和CPLD是低功耗競爭中當(dāng)仁不讓的贏家。但是由于相對成本較高，且用戶對高端性能和額外邏輯的要求也越來越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風(fēng)險。而例如FPGA這樣日益增長的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。
- 關(guān)鍵字： 低功耗 ASIC CPLD 可編程半導(dǎo)體器件
基于FPGA的信息安全系統(tǒng)設(shè)計
- 本模塊采用xilinx公司的Spartan 3E系列XC3S500E型FPGA作為核心控制芯片，對采集到底模擬信號進(jìn)行數(shù)字轉(zhuǎn)換后通過3DES算法進(jìn)行加密、然后通過網(wǎng)絡(luò)傳輸，再經(jīng)過解密算法解密出明文數(shù)據(jù)。
- 關(guān)鍵字： 信息安全系統(tǒng) RAM IP核 FPGA 乒乓操作
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