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碼長可變、糾錯能力可調(diào)的RS碼編碼器設(shè)計(jì)
- 目前對RS 編碼器的設(shè)計(jì)主要局限于單一碼長和固定糾錯能力的RS 碼編碼器設(shè)計(jì)。本文提出的這種碼長可變、糾錯能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個編碼電路中實(shí)現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項(xiàng)式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計(jì)的編碼器的最高工作頻率可達(dá)到100MHz, 完全滿足無
- 關(guān)鍵字： RS碼編碼器 IP核 糾錯能力
基于FPGA的DDS IP核設(shè)計(jì)及仿真
- 以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
- 關(guān)鍵字： 直接數(shù)字頻率合成 IP核 FPGA
可進(jìn)化芯片的FPGA接口設(shè)計(jì)與實(shí)現(xiàn)
- 針對FPGA IP核在可進(jìn)化可編程系統(tǒng)芯片(SoPC)中嵌入時存在FPGA IP核端口時序控制和位流下載的問題，實(shí)現(xiàn)一種適用于可進(jìn)化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結(jié)構(gòu)和可擴(kuò)展的讀/寫命令傳輸方式來實(shí)現(xiàn)FPGA IP核與系統(tǒng)的異步通信。嵌入式CPU可以通過FPGA接口實(shí)現(xiàn)FPGA IP核的片內(nèi)位流配置。FPGA接口中的硬件隨機(jī)數(shù)發(fā)生器實(shí)現(xiàn)進(jìn)化算法的硬件加速。
- 關(guān)鍵字： IP核 SOPC 片內(nèi)位流配置
基于FPGA 的二維提升小波變換IP核設(shè)計(jì)
- 提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實(shí)現(xiàn)行和列方向同時進(jìn)行濾波變換。
- 關(guān)鍵字： 小波變換 數(shù)據(jù)緩存 FPGA IP核
基于NIOS Ⅱ軟核處理器的的UART通信的實(shí)現(xiàn)
- NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點(diǎn)。在實(shí)際使用中,可根據(jù)需求,構(gòu)建最合適的處理器系統(tǒng)及外部接口而無需更改硬件電路或增加擴(kuò)展芯片。它提供完備的數(shù)據(jù)通信協(xié)議,用戶只需要使用相關(guān)的IP核即可得到所需的接口。針對這些特點(diǎn),本文介紹了基于NIOS II軟核處理器的異步串行通信的實(shí)現(xiàn)方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點(diǎn)討論了在NIOS II集成開發(fā)環(huán)境下的幾種編程方法。
- 關(guān)鍵字： NiosII IP核 SoPCBuilder
基于FPGA的二-十進(jìn)制轉(zhuǎn)碼器設(shè)計(jì)
- 針對二進(jìn)制轉(zhuǎn)十進(jìn)制(BCD)轉(zhuǎn)碼器的FPGA實(shí)現(xiàn)目標(biāo)，提出了一種高效、易于重構(gòu)的轉(zhuǎn)碼器設(shè)計(jì)方案。并在FPGA開發(fā)板上成功地實(shí)現(xiàn)了該設(shè)計(jì)。
- 關(guān)鍵字： BCD轉(zhuǎn)碼器 IP核 路徑延遲
基于片上多核系統(tǒng)的以太網(wǎng)接口的設(shè)計(jì)與實(shí)現(xiàn)
- 研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計(jì)了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計(jì)中各模塊的實(shí)現(xiàn)功能和設(shè)計(jì)方法，通過仿真和FPGA驗(yàn)證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實(shí)時和高吞吐率。實(shí)現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計(jì)結(jié)構(gòu)簡單、性能穩(wěn)定可靠。
- 關(guān)鍵字： IP核 以太網(wǎng) 片上多核系統(tǒng)
HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
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