FPGA MC-CDMA 基帶系統(tǒng) 移動通信 摘 要： MIMO技術、多載波技術與鏈路自適應技術是未來移動通信系統(tǒng)最值得關注的幾種物理層技術。MIMO技術在提高系統(tǒng)頻譜利用率方面性能卓越，多載波CDMA技術則能有效地對抗頻率選
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CDMA 系統(tǒng) 設計 MC MIMO FPGA 空域 復用 基于
FPGA/CPLD設計思想與技巧, 本文討論的四種常用FPGA/CPLD設計思想與技巧：乒乓操作、串并轉換、流水線操作、數(shù)據接口同步化，都是FPGA/CPLD邏輯設計的內在規(guī)律的體現(xiàn)，合理地采用這些設計思想能在FPGA/CPLD設計工作中取得事半功倍的效果。
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技巧 設計思想 FPGA/CPLD
基于ARM和uClinux的家庭網關系統(tǒng),本文以ARM核的32位嵌入式微處理器作為硬件平臺，結合無線通信技術，通過移植嵌入式操作系統(tǒng)mClinux，并在其上開發(fā)相應的驅動程序、應用程序和嵌入式Web服務器，實現(xiàn)了一個方便、實用的家庭網關。系統(tǒng)的硬件設計系統(tǒng)結
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ARM uClinux 嵌入式
基于S3C2410的傳感器網絡數(shù)據采集系統(tǒng),摘要：針對工業(yè)控制中數(shù)據采集的需求，設計開發(fā)了基于S3C2410的傳感器網絡數(shù)據采集系統(tǒng)，給出了系統(tǒng)的整體設計方案、蛄構框圖。整個系統(tǒng)硬件體積小、運行穩(wěn)定、維護和升級方便。實現(xiàn)了數(shù)據采集、傳輸、處理、量示及控
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數(shù)據采集 傳感器 ARM
摘要：提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的設計方案。系統(tǒng)在完成基于AD620前級小信號放大電路設計的基礎上，分析了阻帶網絡的幅頻特性；結合分析結果與FIR 濾波算法給出了相應的濾波器組成方案。后級功
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FPGA 數(shù)字 幅頻均衡 方案
摘要：現(xiàn)代測試領城中，經常需要信號發(fā)生器提供多種多樣的的測試信號去檢驗實際電路中存在的設計問題。傳統(tǒng)的信號發(fā)生器多采用模擬電路搭建。以正弦波信號發(fā)生器為例，結合DDS直接數(shù)字合成技術，基于FPGA設計其他外圍
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FPGA 正弦波信號 發(fā)生器
ARM首席執(zhí)行官華倫·伊斯特(WarrenEast)在接受媒體采訪時表示，該公司不擔心英特爾平板電腦芯片的競爭威脅。
伊斯特稱，明年平板電腦發(fā)貨量可能增長至6000萬臺，其中大多數(shù)將配置ARM架構的芯片。伊斯特承認市場上將出現(xiàn)數(shù)款配置英特爾芯片的平板電腦，但對它們能否成功持懷疑態(tài)度，“目前，凌動芯片在能耗方面的表現(xiàn)不夠好，英特爾清楚這一點”。
蘋果iPad是平板電腦市場上的霸主，配置ARM架構的芯片。市場研究公司StrategyAnalytics最近稱
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ARM 平板
多相濾波是實現(xiàn)數(shù)字下變頻及數(shù)字相干檢波的關鍵技術，是雷達、聲納和通信等系統(tǒng)中為數(shù)字信號處理提供高質量的正交信號的有效手段。文中討論了多相濾波的基本原理，給出了采用多相濾波的方法對中頻帶限信號處理的仿真分析，并結合一款脈沖壓縮雷達中頻數(shù)字化接收機的實現(xiàn)方案進行工程驗證，結果表明，在技術指標上可有效克服正交通道不一致問題，具有較高的應用價值。
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FPGA 多相濾波 數(shù)字 相干檢波
基于DSP的1553B總線系統(tǒng)設計與實現(xiàn),摘要：在研究1553B總線協(xié)議特點的基礎上，提出了一種基于DSP的1553B總線接口設計方案．詳細描述了硬件電路的實現(xiàn)及軟件驅動程序的編寫。在電路中采用DSPTMS320F2812為核心處理單元。BU-64843為1553B協(xié)議執(zhí)行元件，采
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DSP FPGA
基于ARM7和CPLD的數(shù)字公交站亭系統(tǒng)設計, 摘要：提出了一種基于ARM7 和CPLD 架構的數(shù)字公交站亭系統(tǒng)。系統(tǒng)通過GPRS 模塊與公交控制中心實時通信，使用CA 認證保證通信的安全性，采用兩塊SRAM 組成具有“乒乓邏輯”的高速緩存確保顯示數(shù)據的連續(xù)性
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ARM DSP CPLD
基于FPGA的音樂播放控制電路設計, 隨著電子技術發(fā)展，電子電路的形式趨向復雜化，面對這一狀況，人們已經清醒地認識到，要分析和設計復雜的電子系統(tǒng)人工的方法已不適用。依靠傳統(tǒng)的實驗教學已遠不能滿足社會對高新技術人才的培養(yǎng)需要。本文就一個
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控制 電路設計 播放 音樂 FPGA 基于
基于FMC標準的FPGA夾層卡I/O設計, 面對似乎層出不窮的新 I/O 標準，目前嵌入式系統(tǒng)設計人員繼續(xù)依靠 FPGA 來部署系統(tǒng)日益重要的外部 I/O 接口，這點絲毫不足為奇。FPGA 可提供大量可配置的 I/O，能在適當 IP 基礎上支持幾乎無限多種高度復雜的 I/O
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I/O 設計 夾層 FPGA FMC 標準 基于
采用90nm工藝制造的DDR3 SDRAM存儲器架構支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲密度更可高達2Gbits。該架構無疑速度更快，容量更大，單位比特的功耗更低，但問
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SDRAM FPGA DDR3 存儲器
摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結合傳統(tǒng)數(shù)字下變頻結構與多相濾波結構的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同
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FPGA 寬帶數(shù)字 接收機 帶寬
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