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FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之： ModelSim的仿真流程

　　7.3 ModelSim的仿真流程　　7.3.1 ModelSim的安裝　　ModelSim的最新版本可以從互連網(wǎng)上免費(fèi)得到，需要購買的只是License文件。ModelSim的下載地址為http：//www.model.com/。打開網(wǎng)站頁面后可以點(diǎn)擊Download，用戶填寫完一張表格以后可以得到一個小時的下載時間。　　獲得License的方法有很多種。　　首先可以在線申請License文件，選取“開始→程序→ModelSim SE 5.8c&rar
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FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之： ModelSim仿真工具簡介

　　7.2 ModelSim仿真工具簡介　　ModelSim是Model Technology(Mentor Graphics的子公司)的DHL硬件描述語言的仿真軟件，該軟件可以用來實(shí)現(xiàn)對設(shè)計(jì)的VHDL、Verilog或者是兩種語言混合的程序進(jìn)行仿真，同時也支持IEEE常見的各種硬件描述語言標(biāo)準(zhǔn)。　　無論從友好的使用界面和調(diào)試環(huán)境來看，還是從仿真速度和仿真效果來看，ModelSim都可以算得上是業(yè)界最優(yōu)秀的HDL語言仿真軟件。它是惟一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器，是做FPG
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基于Modelsim FLI接口的FPGA仿真技術(shù)

　　1、Modelsim 及 FLI接口介紹　　Modelsim是 Model Technology(Mentor Graphics的子公司)的 HDL 硬件描述語言仿真軟件，可以實(shí)現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設(shè)計(jì)的仿真。除此之外，Modelsim還能夠與 C 語言一起實(shí)現(xiàn)對 HDL 設(shè)計(jì)文件的協(xié)同仿真。同時，相對于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使 Modelsim 越來越受到 EDA設(shè)計(jì)者、尤其是 FPGA
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16個信號源設(shè)計(jì)匯總，包括無線電、DDS等

　　信號發(fā)生器是一種能提供各種頻率、波形和輸出電平電信號的設(shè)備。在測量各種電信系統(tǒng)或電信設(shè)備的振幅特性、頻率特性、傳輸特性及其它電參數(shù)時，以及測量元器件的特性與參數(shù)時，用作測試的信號源或激勵源。　　無線電導(dǎo)航數(shù)字信號源的系統(tǒng)設(shè)計(jì)，完整參考方案　　本無線電導(dǎo)航數(shù)字信號源總體設(shè)計(jì)思想采用直接數(shù)字頻率合成器(DDS)技術(shù)，設(shè)計(jì)精確的時鐘參考源精度、頻率和相位累加器字長和正弦波函數(shù)表，實(shí)現(xiàn)研制技術(shù)要求的輸出頻率變化范圍、頻率變化步長和頻率精度的調(diào)制正弦信號形式。　　基于DDFS的程控音頻儀器測試信號源
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基于FPGA的高精度信號源的設(shè)計(jì)

　　引言　　近年來電子信息技術(shù)飛速發(fā)展，使得各領(lǐng)域?qū)π盘栐吹囊蟛粩嗵岣?，不但要求其頻率穩(wěn)定度和準(zhǔn)確度高，頻率改變方便，而且還要求可以產(chǎn)生任意波形，輸出不同幅度的信號等。DDFS技術(shù)是自上世紀(jì)70年代出現(xiàn)的一種新型的直接頻率合成技術(shù)。DDFS技術(shù)是在信號的采樣定理的基礎(chǔ)上提出來的，從“相位”的概念出發(fā)，進(jìn)行頻率合成，不但可利用晶體振蕩的高頻率穩(wěn)定度、高準(zhǔn)確度，且頻率改變方便，轉(zhuǎn)換速度快，便于產(chǎn)生任意波形等，因此，DDFS技術(shù)是目前高精密度信號源的核心技術(shù)。　　1 DDFS技
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基于DDS跳頻信號源的設(shè)計(jì)與實(shí)現(xiàn)

　　0 引言　　跳頻通信具有較強(qiáng)的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應(yīng)用于軍事、交通、商業(yè)等各個領(lǐng)域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產(chǎn)生頻率的準(zhǔn)確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運(yùn)算
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小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼管動態(tài)掃描（下）

　　　　測試平臺設(shè)計(jì) 　　本實(shí)驗(yàn)主要對數(shù)碼管驅(qū)動引腳的狀態(tài)與預(yù)期進(jìn)行比較和分析，通過仿真，驗(yàn)證設(shè)計(jì)的正確性和合理性。數(shù)碼管驅(qū)動模塊的testbench如下所示：　　`timescale 1ns/1ns 　　module DIG_LED_DRIVE_tb; 　　reg [23:0]data; 　　reg clk; 　　reg rst_n; 　　wire [7:0]seg; 　　wire [2:0]sel; 　　DIG_LED_DRIVE DIG_LED_DRIVE
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千兆采樣ADC確保直接RF變頻

　　隨著模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計(jì)與架構(gòu)繼續(xù)采用尺寸更小的過程節(jié)點(diǎn)，一種新的千兆赫ADC產(chǎn)品應(yīng)運(yùn)而生。能以千兆赫速率或更高速率進(jìn)行直接RF采樣且不產(chǎn)生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達(dá)應(yīng)用的直接RF數(shù)字化帶來了全新的系統(tǒng)解決方案。　　最先進(jìn)的寬帶ADC技術(shù)可以實(shí)現(xiàn)直接RF采樣。就在不久前，唯一可運(yùn)行在GSPS (Gsample/s)下的單芯片ADC架構(gòu)是分辨率為6位或8位的Flash轉(zhuǎn)換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(shù)(ENOB)，這是由于Flash架構(gòu)的幾何尺寸與功耗限
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選擇合適的轉(zhuǎn)換器：JESD204B與LVDS對比

　　1 為不同應(yīng)用提供不同選擇　　對于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應(yīng)用有不同的選擇。十多年來，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號技術(shù)。盡管有些LVDS應(yīng)用可使用更高的數(shù)據(jù)速率，但目前該市場上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps。LVDS技術(shù)一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項(xiàng)LVDS核心制造商的行業(yè)標(biāo)準(zhǔn)。該規(guī)范可作為設(shè)計(jì)人員的最佳實(shí)踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS
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實(shí)現(xiàn)基于USB3.0技術(shù)的高清攝像頭系統(tǒng)設(shè)計(jì)

　　高清圖像質(zhì)量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標(biāo)準(zhǔn)配置。在該領(lǐng)域之外的許多應(yīng)用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應(yīng)用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測系統(tǒng)等等。當(dāng)然，盡管增強(qiáng)型成像技術(shù)在不久的將來更加流行似乎是板上釘釘?shù)氖虑?，但這將取決于支持更高數(shù)據(jù)傳輸能力的先進(jìn)半導(dǎo)體技術(shù)的發(fā)展。本文將以實(shí)例闡述半導(dǎo)體技術(shù)所取得的進(jìn)展。　　雖然USB連接標(biāo)準(zhǔn)開始并沒有引起太多關(guān)注，但從上世紀(jì)90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠(yuǎn)遠(yuǎn)不只是為低數(shù)據(jù)速率的鼠標(biāo)和
關(guān)鍵字： USB FIFO 緩沖器 FPGA 顯示器

駿龍科技最新物聯(lián)網(wǎng)開發(fā)套件和電機(jī)驅(qū)動方案擴(kuò)展Altera MAX 10 FPGA的應(yīng)用

　　領(lǐng)先的技術(shù)分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網(wǎng)開發(fā)套件和電機(jī)驅(qū)動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進(jìn)的處理能力，駿龍科技推出的產(chǎn)品進(jìn)一步驗(yàn)證了MAX® 10 FPGA的卓越性能，并進(jìn)一步豐富了Altera公司的工業(yè)解決方案。　　“Mpression Odyssey(奧德賽)”開發(fā)套件是一
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利用FPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

　　1 編碼器和分解器的類型　　編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經(jīng)過這兩個位置時產(chǎn)生A或B脈沖。獨(dú)立的外部電動計(jì)數(shù)器然后從這些脈沖解讀出轉(zhuǎn)速和旋轉(zhuǎn)方向。雖然適用于眾多應(yīng)用，但是增量式計(jì)數(shù)器確實(shí)存在某些不足。例如，在輪軸停轉(zhuǎn)情況下，增量編碼器在開始運(yùn)行之前必須首先通過調(diào)回到某個指定校準(zhǔn)點(diǎn)來實(shí)現(xiàn)自身校準(zhǔn)。另外，增量式計(jì)數(shù)器易受到電氣干擾的影響，導(dǎo)致發(fā)送到系統(tǒng)的脈沖不準(zhǔn)確，進(jìn)而造成旋轉(zhuǎn)計(jì)數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標(biāo)應(yīng)用有影響，則
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Tcl在Vivado中的應(yīng)用

　　Xilinx的新一代設(shè)計(jì)套件 Vivado 相比上一代產(chǎn)品 ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對初學(xué)者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。　　本文介紹了 Tcl 在 Vivado 中的基礎(chǔ)應(yīng)用，希望起到拋磚引玉的作用，指引使用者在短時間內(nèi)快速掌握相關(guān)技巧，更好地發(fā)揮 Vivado 在 FPGA 設(shè)計(jì)中的優(yōu)勢。　　1
關(guān)鍵字： Xilinx VivadoTcl FPGA cells

Altera: FPGA集成硬核浮點(diǎn)DSP

　　1 FPGA浮點(diǎn)運(yùn)算推陳出新　　以往FPGA在進(jìn)行浮點(diǎn)運(yùn)算時，為符合IEEE 754標(biāo)準(zhǔn)，每次運(yùn)算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因?yàn)檫@些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實(shí)現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點(diǎn)加法器需要500個查找表(LUT)，單精度浮點(diǎn)要占用30%的LUT，指數(shù)和自然對數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復(fù)雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴(yán)重的布線擁
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三相SPWM波形發(fā)生器的設(shè)計(jì)與仿真

本文提出了一種采用VHDL硬件描述語言設(shè)計(jì)新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設(shè)計(jì)了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進(jìn)行了仿真驗(yàn)證，并將設(shè)計(jì)程序下載到DE2-70實(shí)驗(yàn)板進(jìn)行實(shí)驗(yàn)測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
關(guān)鍵字： VHDL SPWM DDS 死區(qū)時間 FPGA 201505