本文引用地址：http://www.biyoush.com/article/94602.htm
圖5 FPGA和ARM的數(shù)據傳輸
為驗證各控制信號的時序邏輯，做如下仿真：FPGA接收及緩存數(shù)據。仿真的時序如圖6所示。data_temp0~data_temp7 為接收模塊的移位寄存器，在frame的下降沿時將數(shù)據寫入各自的R_FIFO中;R_FIFO中的數(shù)據依次通過寄存器data_m寫入S_FIFO中。8次寫入后，一輪緩存即結束，等待下次請求。
圖6 FPGA接收及緩存數(shù)據時序仿真圖
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