多處理器系統(tǒng)芯片設計：IP重用和嵌入式SOC開發(fā)的邏輯方法
——
加入技術交流群
與此同時，芯片設計人員面臨的壓力是在日益減少的時間內設計開發(fā)更多的復雜硬件系統(tǒng)。除非業(yè)界在SOC設計方面采取一種更加有效和更加靈活的方法，否則投資回報障礙對許多產(chǎn)品來說就簡直太高了。半導體設計和電子產(chǎn)品發(fā)明的全球性步伐將會放緩。
SOC設計團隊會面臨一系列嚴峻的挑戰(zhàn)：
設計方面的努力：對于規(guī)模龐大的SOC，在設計方面所付出的努力將是巨大的。隨著設計模塊變得更加復雜，基于Verilog和VHDL的邏輯設計將會淡出主流設計方法。
驗證方面的困難：典型邏輯模塊的復雜度比門數(shù)的增長會更加迅速，因此設計中潛在的缺陷數(shù)量也會迅速提高。設計團隊的報告表明70％的開發(fā)時間用于對他們的設計進行驗證。
排除設計缺陷的成本：設計團隊越大，NRE費用越高，利潤和市場份額損失就越大，這都使避免設計缺陷的成本變得不可忍受。
硬件/軟件集成時間滯后：作為系統(tǒng)開發(fā)過程的最后一步，軟件集成通常使得整個開發(fā)計劃延遲。對于新的產(chǎn)品開發(fā)工程而言，硬件/軟件驗證的滯后是一個極大風險。
標準的變化及其復雜性：業(yè)界標準變化的次數(shù)、復雜度和費用爆炸性的增長使得現(xiàn)有的設計方法和模塊構建技術變得過時了。一些新的復雜標準要求更大的計算吞吐量。
盡管通用處理器能夠處理許多任務，但是它們通常缺少執(zhí)行復雜數(shù)據(jù)處理任務所需要的帶寬，例如網(wǎng)絡數(shù)據(jù)包處理、視頻處理和加密。芯片設計人員渴望通過硬線邏輯來實現(xiàn)這些關鍵功能。
摩爾定律 = 機會 + 風險
戈登摩爾在1965年曾預測到集成電路的密度將每大約一到兩年翻一番。今天，構建超過一百萬門的SOC是非?？赡艿摹Ｔ诮鼛啄陜?，我們將會在某些復雜應用領域看到用十億個晶體管構建的芯片。不幸的是，與這些龐大芯片相關的設計任務是相當令人害怕的。半導體研究公司捕捉到這種現(xiàn)象并對邏輯復雜度和設計人員生產(chǎn)效率進行了對比，如圖1所示。
圖1
硅片復雜度和設計人員生產(chǎn)效率之間日益增長的鴻溝意味著業(yè)界需要一種新的、更加有效的方法來設計SOC ，更加有效的SOC設計途徑是多處理器系統(tǒng)芯片MPSOC（Multi-Processor System-On-Chip）設計方法。MPSOC設計方法讓設計人員靈活地在第一時間（降低開發(fā)成本）推出芯片并且保持超前（提高產(chǎn)量和收益）。
采用這種方法，SOC工程師可以在設計周期的早期就對各種可能的實現(xiàn)進行更加全面和詳盡的了解。他們能夠更好地了解設計的硬件成本、應用性能、接口、編程模型和其它重要特征。
專用領域的靈活性
由于經(jīng)濟方面的原因，系統(tǒng)設計人員不需要使用硅芯片中的全部功能。例如，一個數(shù)碼相機設計人員不需要使用同一個芯片中用于高端光網(wǎng)絡交換的功能。通過對一百個相似的設計到一萬個設計的對比可以看出從芯片得到的不同收益是相對適度的，如圖2所示。設計人員可以非常容易地提供一個適合其應用領域的芯片級設計平臺，并且在該平臺上可以保持靈活性。
評論