利用50-40nm的工藝制程節(jié)點，NAND閃存密度已達到16 GB/D及超過2B/C多級單元（MLC）技術。盡管位元密度強勁增長，但是NAND閃存的編譯能力一直停留在10MB/S范圍內(nèi)。由于數(shù)字內(nèi)容需要的增長，公司更加重視改進NAND閃存裝置的編譯和讀取性能，使其比特更高和性能更快，以滿足消費者的需要。再加上存儲產(chǎn)品價格急劇下降，高比特高性能已成為各個公司努力追求的方向。

        2008年國際固態(tài)電路會議的論文和2007年半導體觀察（SI）基于16GB的NAND閃存固態(tài)電路分析，都暗示了NAND在結(jié)構(gòu)、性能、設計（挑戰(zhàn)3B/C的NAND發(fā)展）和工藝技術要求等領域的新發(fā)展趨勢。

新的體系結(jié)構(gòu)

        2007至2008年間，NAND閃存設備和設計體系結(jié)構(gòu)的變化是顯而易見的。2008年推出的三種設計都采用了所謂的全位線結(jié)構(gòu)（ABL）。ABL通過將所有位線同時連接到頁面緩沖器來提高NAND閃存陣列性能。其性能是傳統(tǒng)體系結(jié)構(gòu)計算吞吐量的3.4倍。這是一個大改善，由于新裝置的體系結(jié)構(gòu)類似， 56nm工藝制造技術可用于常規(guī)設備。在SLC模式，ABL結(jié)構(gòu)可以進一步增加編譯的吞吐量，達到60 MB/S。

        通過今年發(fā)布的3B/C設計顯示：一些挑戰(zhàn)必須通過增加每單元位數(shù)目實現(xiàn)。旋轉(zhuǎn)陣列結(jié)構(gòu)（RAA）是用來壓制噪音陣列及改進存儲器陣列配電。這是至關重要的3B/C設計，因為容納8個不同的區(qū)域于（如4反向2-bit/cell設計）一個閃存單元需要非常緊密的單元閾值電壓分布及精密傳感單元數(shù)據(jù)。 
 
　　　　　
　　　　　　　　56nm MLC，16千兆位NAND閃存與傳統(tǒng)結(jié)構(gòu)。
　　　　　　　　　　　資料來源：半導體觀察
 
        把字線和位線控制信號靠近陣列和傳感閃存單元格數(shù)據(jù)，將字線電壓作為接地電壓。 3位設計采用了位線和字線電壓偏置跟蹤，從而提高傳感的準確性并且減少傳感時間，性能提高了20 % 。編譯速度達到8 MB /S，是MLC的80%，給設計帶來更多挑戰(zhàn)。這種設計創(chuàng)新為56nm16GB的NAND器件（ 142平方毫米）提供最小的芯片尺寸。

        基于3-bit/cell設計的NAND閃存器件，估計到2009年能占SanDisk/Toshiba產(chǎn)品線的一半。不過43 nm的MLC（ 2-bit/cell ）技術成本仍然低于56 nm的3-bit/cell技術。43納米MLC技術是每平方毫米數(shù)兆比特，效率高出18 ％。

40nm工藝制程的挑戰(zhàn)

        柵極感應漏極漏電（GIDL）成為使用40nm制造節(jié)點的一個重要問題。應盡量減少GIDL對程序所造成的干擾。要做到這一點，可以引入兩個虛擬字線加到NAND結(jié)尾。為了彌補額外字線增加對芯片尺寸的要求，用較長的NAND串（ 64 VS. 32 ）來改進面積效率。較長的NAND串也增加串電阻，這就要求在讀和編譯時進行字線調(diào)制。這樣可以確保應用適當?shù)淖志€電壓，取決于字線在NAND串中的位置：用較高的字線電壓水平作為存取單元放在串（位線）上方附近的 ，以補償串電阻。

電壓縮放

        在一個系統(tǒng)中，較低的Vcc對于小幾何結(jié)構(gòu)、與其他器件的互操作性是比較理想的。不過，較低的操作電壓使得設計電荷泵變得很難，這是NAND閃存裝置至關重要的電路模塊。目前設計的43nm器件使用兩個不同的電壓：一個作為內(nèi)部的運作，另一個為I/O運作。 43nm的設計采用了vcc為3.3伏和vccq為1.8伏。

同步DDR接口

        NAND型閃存已經(jīng)實現(xiàn)異步接口，而接口問題被認為是NAND高性能應用的一個關鍵瓶頸。英特爾與美光公布了一款NAND閃存接口設計，它具有200 MB/S能力的DDR I/O接口。它基于開放的NAND型閃存接口規(guī)格說明（ONFI ）。

        使用四芯線組平面（或庫）架構(gòu)和4n預取數(shù)據(jù)路徑這兩個DDR2 SDRAM的基本技術，該裝置可以支持異步接口和DDR2的同步接口。并用SLC技術來提高其編譯和讀取性能。證實了這一點字線的水平引用的一份文件，該裝置的設計。為達到我們的目的，用東芝的56納米16千兆位MLC器件（即相等于1 8千兆位彈針裝置）的共同點作為比較比較。

        東芝公司的16千兆位MLC器件比英特爾/美光的8千兆位SLC器件大7 ％。鑒于最小特征尺寸之間的工藝差（ 56-50 nm的） ，該四芯線組平面架構(gòu)和DDR2預取數(shù)據(jù)路徑可以忽略不計。以及使用64-cell的NAND串來減小裸片整體面積和DDR2接口架空。在東芝的43納米設計中也使用兩個電源電壓：一個作為內(nèi)部的運作，另一個作為I/O運作（ vcc = 3.3伏， vccq = 1.8伏或3.3 V ） 。

        而100MB/S的編譯速度是一個很高的性能水平，傳統(tǒng)的異步接口使用ABL架構(gòu)（只有SLC模式）可達到60個MB/S。

        SLC的性質(zhì)決定了英特爾/美光的器件非常昂貴，尤其是在消費性應用。截至2008年5月， 8千兆位的SLC NAND型器件幾乎比16千兆位的MLC NAND型器件貴了50 ％。如固態(tài)驅(qū)動器、游戲控制臺和服務器等高高端應用，或許會成為該新器件的初步目標。

        也許，基于MLC的支持，一個基于高預取的更細分的銀行體系結(jié)構(gòu)將在NAND閃存器件與DDR接口的價格和性能取一個最佳點。

        ABL架構(gòu)、基于DDR接口的quad-bank結(jié)構(gòu)， 64-cell的NAND串，采用虛擬字線的NAND串，電路設計的創(chuàng)新，周密布局的主電路模塊和良好的電壓分配將會是在2008年年初宣布一些NAND閃存的創(chuàng)新設計，。

        基于DDR2接口的NAND閃存器件（ONFI）似乎提供更高的性能，但將需要更多的架構(gòu)和電路改進，包括架構(gòu)的進一步細分（更多庫或平面） ，以支持更符合成本效益的MLC NAND技術。