FPGA做為系統(tǒng)的核心元件正在更多的用于網(wǎng)絡(luò)、通信、存儲(chǔ)和高性能計(jì)算應(yīng)用中，在這些應(yīng)用中都需要復(fù)雜的數(shù)據(jù)處理。

　　所以，現(xiàn)在FPGA支持高速、外部存儲(chǔ)器接口是必須遵循的?，F(xiàn)在的FPGA具有直接接口各種高速存儲(chǔ)器件的專門特性。本文集中描述高速DRAM到FPGA的接口設(shè)計(jì)。

　　設(shè)計(jì)高速外部存儲(chǔ)器接口不是一件簡(jiǎn)單的任務(wù)。例如，同步DRAM已發(fā)展成高性能、高密度存儲(chǔ)器并正在用于主機(jī)中。最新的DRAM存儲(chǔ)器—DDR SDRAM，DDR2和RLDRAM II支持頻率范圍達(dá)到133MHz(260Mbits/s)~400MHz(800Mbits/s)。

　　因此，設(shè)計(jì)人員往往會(huì)遇到下列問(wèn)題：DQ—DQS相位管理、嚴(yán)格的定時(shí)限制、信號(hào)完整性問(wèn)題和同步開關(guān)轉(zhuǎn)換輸出(SSO)噪聲。另外一些板設(shè)計(jì)問(wèn)題會(huì)延長(zhǎng)設(shè)計(jì)周期或強(qiáng)迫接受降低性能。

　　DQ-DQS相位關(guān)系管理

　　DDR SDRAM靠數(shù)據(jù)選通信號(hào)(DQS)達(dá)到高速工作。DQS是用于DQ線上選通數(shù)據(jù)的非連續(xù)運(yùn)行來(lái)保證它們彼此跟蹤溫度和電壓變化。DDR SDRAM 用片上鎖延遲環(huán)(DLL)輸出相對(duì)于相應(yīng)DQ的DQS。

　　DQ和DQS信號(hào)間的相位關(guān)系對(duì)于DDR SDRAM和DDR2接口是重要的。當(dāng)寫DRAM時(shí)，F(xiàn)PGA中的存儲(chǔ)器控制器必須產(chǎn)生一個(gè)DQS信號(hào)，此信號(hào)是中心對(duì)準(zhǔn)在DQ數(shù)據(jù)信號(hào)中。在讀存儲(chǔ)器時(shí)，進(jìn)入FPGA的DQS是相對(duì)于DQ信號(hào)的沿對(duì)準(zhǔn)(圖1)。