功能驗(yàn)證已經(jīng)成為開(kāi)發(fā)SoC的主要問(wèn)題。隨著一些復(fù)雜SoC的規(guī)模超過(guò)兩千萬(wàn)門，以及對(duì)開(kāi)發(fā)和集成嵌入式軟件的需求持續(xù)增加，軟件模擬器已經(jīng)力所不及。在設(shè)計(jì)過(guò)程需要幾百萬(wàn)個(gè)時(shí)鐘周期來(lái)充分測(cè)試和驗(yàn)證軟件功能的情況下，軟件仿真器的性能下降到1-5Hz。按照這種速率，軟件調(diào)試需要幾年的時(shí)間。如果設(shè)計(jì)項(xiàng)目組不能夠投入這么多的時(shí)間，則意味著SoC芯片制造出來(lái)之后，在加電后的幾秒內(nèi)就會(huì)出現(xiàn)錯(cuò)誤。
基于事務(wù)的驗(yàn)證允許代表單個(gè)或者多個(gè)時(shí)鐘周期的大量數(shù)據(jù)不經(jīng)多次調(diào)用而直接進(jìn)入模擬器，極大地提高了模擬性能。到目前為止，驗(yàn)證環(huán)境都是基于事件的，也就是說(shuō)必須在每個(gè)時(shí)鐘周期甚至子周期提供驗(yàn)證數(shù)據(jù)。大多數(shù)硬件驗(yàn)證語(yǔ)言，如Synopsys的Vera或Verisity的e語(yǔ)言都是這樣工作的。而事務(wù)則可以處理結(jié)構(gòu)化可視數(shù)據(jù)類型。例如，一個(gè)以太網(wǎng)事務(wù)可以處理一個(gè)完整的以太網(wǎng)數(shù)據(jù)包；一個(gè)PCI DMA總線事務(wù)可以處理一個(gè)完整的突發(fā)傳輸。
仿真器外部接口的增強(qiáng)提高了驗(yàn)證通信接口的性能。例如，仿真器的DirectC調(diào)用使驗(yàn)證性能提高了大約一個(gè)數(shù)量級(jí)。然而這種仿真性能和驗(yàn)證完整性的提高，僅僅把軟件調(diào)試周期減少到一年以內(nèi)，仍然存在難以容忍的芯片設(shè)計(jì)質(zhì)量和上市時(shí)間的矛盾。低成本的服務(wù)器集群也不是理想的解決方案，因?yàn)樗鼈冎荒芙鉀Q多個(gè)小型測(cè)試的回歸問(wèn)題，而不能加速像軟件集成這樣的線性過(guò)程。因此，對(duì)于大多數(shù)設(shè)計(jì)團(tuán)隊(duì)，真正的應(yīng)用開(kāi)發(fā)和調(diào)試過(guò)程只有在拿到硅芯片之后才能開(kāi)始。

仿真
多年來(lái)，仿真和模擬加速硬件系統(tǒng)已經(jīng)增強(qiáng)了模擬性能。這些硬件系統(tǒng)提供的性能加速?gòu)哪M加速器的幾十kHz到Aptix系統(tǒng)的幾十MHz。例如，運(yùn)行在Aptix System Explore上的設(shè)計(jì)能夠以實(shí)時(shí)或者接近于實(shí)時(shí)的速度運(yùn)行，與實(shí)際操作環(huán)境相互作用。
過(guò)去幾年開(kāi)發(fā)的基于事務(wù)的系統(tǒng)級(jí)驗(yàn)證技術(shù)能夠極大地影響SoC驗(yàn)證的效率。例如，Zaiq的方法包含一個(gè)事務(wù)處理器(transactor)結(jié)構(gòu)，可以無(wú)縫地重新定位仿真和模擬?，F(xiàn)在Aptix的最新產(chǎn)品是Aptix SoC Validation Lab。
Zaiq基于事務(wù)的驗(yàn)證技術(shù)將處理器定義為HDL總線功能模型(BFM)和C語(yǔ)言間的接口部件。C語(yǔ)言一側(cè)包括測(cè)試控制、數(shù)據(jù)產(chǎn)生與檢查，以及C/C++抽象層，后者執(zhí)行數(shù)據(jù)操作，如分段與重組、打包和協(xié)議相關(guān)的功能。(見(jiàn)圖1)。
這種面向事務(wù)的定位，加上平臺(tái)庫(kù)所提供的數(shù)據(jù)打包能力具有多個(gè)優(yōu)點(diǎn)。首先，它為測(cè)試者提供了一個(gè)結(jié)構(gòu)化的視角和簡(jiǎn)單的應(yīng)用程序接口(API)。這可以把測(cè)試者從底層總線協(xié)議的細(xì)節(jié)中解放出來(lái)，只關(guān)注于產(chǎn)生完成測(cè)試目標(biāo)所需要的條件，從而產(chǎn)生更有效率的測(cè)試代碼編寫和更高的測(cè)試質(zhì)量。其次，它提供可重用性，即通過(guò)改變底層的BFM模型，為一個(gè)接口所寫的測(cè)試可以運(yùn)行在另外一個(gè)不同的接口上。最后，它可以提高性能。基于事務(wù)的傳輸層把C語(yǔ)言一側(cè)的事務(wù)請(qǐng)求映射到HDL寄存器，控制BFM中的狀態(tài)機(jī)。相對(duì)于發(fā)送周期性的信號(hào)請(qǐng)求，或者單個(gè)信號(hào)的編程語(yǔ)言接口(PLI)請(qǐng)求，使用事務(wù)傳輸層具有巨大的速度優(yōu)勢(shì)。在很多情況下，性能的提升超過(guò)幾個(gè)數(shù)量級(jí)。
傳輸層的TestBenchPlus (TBP)軟件支持線程，這樣可以啟動(dòng)多個(gè)并發(fā)任務(wù)。這一特性加強(qiáng)了對(duì)被測(cè)試器件(DUT)的控制，更接近于仿真真實(shí)的系統(tǒng)級(jí)性能。
另外，Zaiq提供了一個(gè)應(yīng)用型平臺(tái)庫(kù)和環(huán)境工具，以方便串行協(xié)議數(shù)據(jù)的產(chǎn)生與檢查、回歸配置管理、性能監(jiān)控和控制功能、以及圖形和命令行用戶界面的使用。

基于事務(wù)的仿真
目前已有兩項(xiàng)技術(shù)，基于事務(wù)的仿真和系統(tǒng)級(jí)仿真，問(wèn)題是如何無(wú)縫地提供基于事務(wù)的仿真系統(tǒng)。在Aptix SoC Validation Lab以及其他與協(xié)同仿真相關(guān)產(chǎn)品的基礎(chǔ)上，Zaiq和Aptix已達(dá)成技術(shù)和市場(chǎng)合作關(guān)系來(lái)組合這兩項(xiàng)關(guān)鍵技術(shù)，新產(chǎn)品稱為PREP Messenger。對(duì)PREP Messenger的要求如下：
?在系統(tǒng)級(jí)驗(yàn)證方面提供已被Zaiq證明是成功的豐富測(cè)試激勵(lì)方式，包括復(fù)雜數(shù)據(jù)類型和協(xié)議的產(chǎn)生，自檢查測(cè)試和隨機(jī)激勵(lì)。
?利用Aptix在硬件仿真方面的專業(yè)經(jīng)驗(yàn)，達(dá)到相對(duì)于軟件仿真器的幾個(gè)數(shù)量級(jí)的性能提高。
?在不需要修改、轉(zhuǎn)換步驟，或者維持多組代碼的基礎(chǔ)上，允許相同的測(cè)試和BFM模型無(wú)縫地應(yīng)用于模擬和仿真。
Zaiq和Aptix認(rèn)識(shí)到讓PREP Messenger使用Accelera標(biāo)準(zhǔn)協(xié)同仿真API：建模接口(SCE-MI)的優(yōu)勢(shì)，該標(biāo)準(zhǔn)對(duì)基于事務(wù)的協(xié)同仿真提供了標(biāo)準(zhǔn)定義。SCE-MI標(biāo)準(zhǔn)定義了與硬件信息端口通信的軟件代理，結(jié)構(gòu)上與Zaiq的PREP環(huán)境相匹配。SCE-MI允許在軟件代理和HDL信息端口之間有多個(gè)虛擬通信通道。在事務(wù)架構(gòu)的硬件和軟件兩方面都符合工業(yè)標(biāo)準(zhǔn)接口，再加上相對(duì)于專用接口的性能優(yōu)勢(shì)，PREP Messenger可以保護(hù)開(kāi)發(fā)者在驗(yàn)證IP上的努力。Aptix/Zaiq的SCI-MI基礎(chǔ)結(jié)構(gòu)可由SCE-MI Tranporte獨(dú)立提供，并包含在PREP Messenger標(biāo)準(zhǔn)協(xié)同仿真?zhèn)鬏攲又小?BR>提供與SCE-MI兼容的基于事務(wù)的仿真涉及如下開(kāi)發(fā)內(nèi)容：
1. 利用Aptix Expeditor高速物理接口實(shí)現(xiàn)SCE-MI通信基礎(chǔ)結(jié)構(gòu)。
2. 支持通過(guò)SCE-MI基礎(chǔ)結(jié)構(gòu)與Aptix System Explore平臺(tái)的通信，或者通過(guò)工業(yè)標(biāo)準(zhǔn)接口與軟件仿真器通信，同時(shí)對(duì)測(cè)試編寫者保持相同的系統(tǒng)驗(yàn)證API。
3. 開(kāi)發(fā)一個(gè)可綜合的BFM結(jié)構(gòu)，包括與SCE-MI信息端口的標(biāo)準(zhǔn)接口，在不需要改變BFM的情況下，按照HDL進(jìn)行軟件模擬，然后綜合成硬件仿真。
目的是既不改變高層基礎(chǔ)結(jié)構(gòu)，也不改變測(cè)試代碼，從而當(dāng)HDL和測(cè)試平臺(tái)的HDL部分(SCE-MI BFM)被映射進(jìn)仿真器時(shí)，測(cè)試環(huán)境的其它部分保持不變。這種可重定位的概念意味著測(cè)試環(huán)境可以透明、無(wú)縫地從純軟件模擬轉(zhuǎn)換到高速硬件仿真。用這種方法，運(yùn)行在最新PC平臺(tái)的Linux系統(tǒng)下，可以實(shí)現(xiàn)超過(guò)軟件模擬器20000倍的性能提高。
對(duì)于每個(gè)可綜合的BFM模型都有一個(gè)對(duì)應(yīng)的C/C++側(cè)的函數(shù)。這個(gè)C語(yǔ)言側(cè)的處理器負(fù)責(zé)對(duì)高層協(xié)議建模和驗(yàn)證，從而為測(cè)試編寫者提供了一個(gè)簡(jiǎn)單的類似于加載/存儲(chǔ)的API。C語(yǔ)言側(cè)的多個(gè)處理器都作為一個(gè)單獨(dú)的插入執(zhí)行，在模擬和仿真中插入控制和切換都同樣由傳輸層處理，從而提供了硬件系統(tǒng)測(cè)試中所需要的并行操作。

SoC實(shí)例
為了展示PREP Messenger的強(qiáng)大能力，看一下假設(shè)的網(wǎng)絡(luò)SoC(NSoC)，該實(shí)例實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的SOHO完整路由芯片。圖2所示的網(wǎng)絡(luò)SoC包含兩個(gè)主要部分。第一部分包含ARM 926EJ-S內(nèi)核，用于芯片的初始化、配置路由表和數(shù)據(jù)類型，并且實(shí)現(xiàn)USB2.0的用戶接口。該芯片中的ARM系統(tǒng)是ARM PrimeXsys平臺(tái)的一個(gè)子集。芯片的另一部分實(shí)現(xiàn)網(wǎng)絡(luò)路由引擎，通過(guò)一個(gè)雙端口的數(shù)據(jù)包存儲(chǔ)器分別與嵌入式微處理器和ARM AMBA-AHB總線相連。芯片的輸入側(cè)能夠把4個(gè)支持多協(xié)議的輸入端口與2個(gè)支持多協(xié)議的輸出端口相連。
NSoC的系統(tǒng)級(jí)測(cè)試集中在兩個(gè)方面：首先是網(wǎng)絡(luò)子系統(tǒng)的數(shù)據(jù)處理和協(xié)議檢查；其次是網(wǎng)絡(luò)子系統(tǒng)與用來(lái)配置和監(jiān)視系統(tǒng)的ARM代碼的兼容性。
在NSoC的驗(yàn)證環(huán)境中，C語(yǔ)言測(cè)試組產(chǎn)生網(wǎng)絡(luò)子系統(tǒng)的測(cè)試條件。該測(cè)試條件詳細(xì)說(shuō)明應(yīng)用于NSoC的分組數(shù)據(jù)格式和協(xié)議：長(zhǎng)度、載荷、報(bào)頭、數(shù)據(jù)包的間隔時(shí)間，以及錯(cuò)誤情況。該條件即包括用來(lái)滿足特定事件覆蓋的直接測(cè)試用例，以及基于直接測(cè)試用來(lái)覆蓋測(cè)試編寫者沒(méi)有詳細(xì)描述情況的隨機(jī)激勵(lì)。
當(dāng)今的數(shù)據(jù)、計(jì)算機(jī)和通信系統(tǒng)包含迅速增加的協(xié)議、格式和復(fù)雜層次。PREP平臺(tái)庫(kù)提供這種功能的可重用性，并且把這種復(fù)雜性跟測(cè)試編寫者、BFM模型編寫者以及SoC芯片設(shè)計(jì)者隔離開(kāi)。數(shù)據(jù)產(chǎn)生庫(kù)提供大多數(shù)標(biāo)準(zhǔn)數(shù)據(jù)類型和協(xié)議，如以太網(wǎng)、Utopia接口、ATM、AMBA-AHB、AXI和PCIX。軟件計(jì)分板系統(tǒng)跟蹤加到系統(tǒng)上的激勵(lì)，并且自動(dòng)檢查結(jié)果。測(cè)試編寫者可以完全描述數(shù)據(jù)類型來(lái)實(shí)現(xiàn)直接測(cè)試用例，或者允許平臺(tái)庫(kù)隨機(jī)產(chǎn)生數(shù)據(jù)類型的部分或者所有域?qū)ο到y(tǒng)進(jìn)行實(shí)驗(yàn)。
BFM模型對(duì)每個(gè)接口或者協(xié)議產(chǎn)生適當(dāng)?shù)男盘?hào)和周期。它們產(chǎn)生總線周期，發(fā)送和接收數(shù)據(jù)，監(jiān)視錯(cuò)誤。它們可以連接到一個(gè)標(biāo)準(zhǔn)接口或者專用接口。
傳輸層通過(guò)一個(gè)事務(wù)API進(jìn)行訪問(wèn)，把適當(dāng)?shù)氖聞?wù)請(qǐng)求發(fā)送給BFM模型。傳輸層使用標(biāo)準(zhǔn)的Verilog PLI或VHDL FLI接口作軟件模擬，使用SCE-MI傳輸器API作協(xié)同仿真。
每個(gè)事務(wù)處理器含一個(gè)帶有與SCE-MI硬件側(cè)信息端口接口的可綜合BFM核；與之相對(duì)應(yīng)的C語(yǔ)言側(cè)函數(shù)來(lái)作協(xié)議檢查、錯(cuò)誤處理、排隊(duì)和SCE-MI功能測(cè)試有關(guān)的處理，并且具有和SCE-MI軟件側(cè)信息端口代理的接口，以及一個(gè)可選的平臺(tái)庫(kù)的API。
Zaiq提供SYSTEMware驗(yàn)證元件庫(kù)(SVC)。SVC是由Zaiq支持和驗(yàn)證過(guò)的成熟的事務(wù)處理器，用來(lái)支持行業(yè)標(biāo)準(zhǔn)接口。SVC由可綜合的HDL編寫的BFM組成，與SCE-MI API兼容。它們有一個(gè)對(duì)應(yīng)運(yùn)行在自己線程內(nèi)的C函數(shù)，來(lái)實(shí)現(xiàn)高層抽象，并且能夠無(wú)縫地重定位于模擬或仿真。
為了產(chǎn)生符合實(shí)際的測(cè)試，考慮單個(gè)分組從測(cè)試組1經(jīng)過(guò)該NSoC重新回到測(cè)試的流程。
1. 測(cè)試指示平臺(tái)庫(kù)產(chǎn)生一個(gè)隨機(jī)的分組負(fù)荷。
2. 平臺(tái)庫(kù)構(gòu)成分組，把它送給端口1 C語(yǔ)言側(cè)的Xactor“IP-1”。
3. Xactor“IP-1”通過(guò)傳輸層把分組送給SCE-MI兼容的BFM模型“IP-1”，后者接著緩存數(shù)據(jù)，在被測(cè)芯片的時(shí)鐘控制下，把分組發(fā)送給被測(cè)芯片。
4. 分組流經(jīng)整個(gè)NSoC，通過(guò)輸出端口0的BFM模型“OP-0”和Xactor“OP-0”返回測(cè)試組1，由測(cè)試代碼檢驗(yàn)正確性。

用于仿真的可重定位NSoC
Aptix Design Pilot可把所有的HDL映射到System Explore中的多個(gè)FPGA中。測(cè)試平臺(tái)中的BFM模型是和SCE-MI兼容并且可綜合的，它們也同樣被映射到System Explorer中的FPGA中。傳輸層使用SCE-MI傳輸器和Aptix Expeditor作為從C語(yǔ)言一側(cè)移動(dòng)分組和控制數(shù)據(jù)的高速鏈路。由SCE-MI傳輸器完成多個(gè)通信通道的處理，它在Expeditor的超高速物理鏈路上透明地多路傳輸數(shù)據(jù)。對(duì)每個(gè)Accellera標(biāo)準(zhǔn)，SCE-MI傳輸器同樣支持時(shí)鐘管理和控制。

從協(xié)同模擬到協(xié)同仿真
系統(tǒng)級(jí)測(cè)試的另一個(gè)重要方面是專用邏輯(如該例中的網(wǎng)絡(luò)子系統(tǒng)部分)與嵌入式處理器硬件和軟件的相互作用。這種相互作用必須被測(cè)試到，以保證硬件的正確性，并且加速硬件/軟件的集成。
系統(tǒng)測(cè)試通過(guò)一系列的讀寫操作來(lái)啟動(dòng)和配置網(wǎng)絡(luò)子系統(tǒng)。這些讀寫操作是由系統(tǒng)級(jí)測(cè)試發(fā)起的，表示為嵌入式處理器在啟動(dòng)和芯片工作期間的寄存器配置動(dòng)作。
測(cè)試序列詳細(xì)描述傳輸層在AHB SVC-BFM模型(SCE-MI兼容的SYSTEMware驗(yàn)證部分)上的讀寫事務(wù)。AHB SVC-BFM模型在模擬或仿真模式下產(chǎn)生ARM AMBA-AHB總線上的總線周期。系統(tǒng)測(cè)試檢查適當(dāng)?shù)目偩€周期響應(yīng)，驗(yàn)證總線基本接口、地址映射與寄存器定義。在平臺(tái)庫(kù)的幫助下，系統(tǒng)測(cè)試檢查通過(guò)整個(gè)芯片的數(shù)據(jù)流。
測(cè)試程序通過(guò)事務(wù)處理器和BFM模型，可以從所有關(guān)鍵的系統(tǒng)級(jí)的有利位置來(lái)控制和觀察SoC芯片設(shè)計(jì)：即每個(gè)SoC芯片的主要I/O接口，及芯片內(nèi)部的主要系統(tǒng)總線。因?yàn)闇y(cè)試是在事務(wù)的抽象級(jí)編寫的，因此測(cè)試代碼可以比開(kāi)發(fā)者所需要關(guān)注的每個(gè)引腳的每個(gè)時(shí)鐘周期更早開(kāi)發(fā)出來(lái)。在產(chǎn)品的早期階段開(kāi)發(fā)的測(cè)試代碼可以在以后的所有階段使用。這些因素產(chǎn)生了一個(gè)非常強(qiáng)大和高效率的系統(tǒng)驗(yàn)證環(huán)境。
在測(cè)試完軟件接口、寄存器定義和初始化順序后，協(xié)同模擬可以接著完成軟件調(diào)試。這時(shí)，整個(gè)應(yīng)用軟件編譯到實(shí)際的目標(biāo)處理器上(如ARM 926),目標(biāo)代碼運(yùn)行在ARM Developer Suite(ADS)上。
包含在ADS中的ARMulator指令集仿真器(ISS)捕獲對(duì)AHB總線地址的讀寫操作。傳輸層把捕獲的讀和寫送給AHB BFM模型；在模擬或仿真中產(chǎn)生總線周期；響應(yīng)并被返回給ISS。
ADS提供一個(gè)高效和高度精確的軟件開(kāi)發(fā)環(huán)境用來(lái)生成和調(diào)試應(yīng)用軟件。PREP環(huán)境、事務(wù)傳輸層、BFM模型與HDL設(shè)計(jì)可以精確評(píng)估硬件和軟件之間的相互作用。系統(tǒng)級(jí)測(cè)試和平臺(tái)庫(kù)產(chǎn)生大量的NSoC激勵(lì)，仔細(xì)調(diào)試錯(cuò)誤或硬件和軟件之間的算法。
PREP Messenger和System Explorer模擬平臺(tái)的事務(wù)基礎(chǔ)比軟件模擬器快幾個(gè)數(shù)量級(jí)，允許調(diào)試整個(gè)軟件包，而不僅僅是代碼片斷。
在與ISS協(xié)同模擬后，處理器內(nèi)核可以放置在仿真器硬件中。編譯后的代碼存放在EPROM或存儲(chǔ)器中。處理器內(nèi)核可以實(shí)現(xiàn)為“硬IP”，如封裝后的測(cè)試芯片，或者“軟宏”，映射到System Explorer FPGA中。處理器完全以硬件執(zhí)行代碼，以獲取最大性能，同時(shí)允許來(lái)自系統(tǒng)測(cè)試的豐富激勵(lì)、流量和錯(cuò)誤情況。大多數(shù)處理器(包括ARM的)提供一個(gè)IEEE JTAG或其他的電路內(nèi)仿真器(ICE)接口，用來(lái)加載存儲(chǔ)器，檢查寄存器和控制程序運(yùn)行。
在驗(yàn)證的最后階段，SoC原型的部分或者全部主要的接口都可以連接到實(shí)際的激勵(lì)源上，從而把SoC驗(yàn)證從直接和隨機(jī)測(cè)試擴(kuò)展到可能還沒(méi)有覆蓋到的兼容性、互通性和集成效果測(cè)試。

結(jié)語(yǔ)
在單個(gè)芯片上，集成電路門數(shù)的持續(xù)增加和容納整個(gè)系統(tǒng)的能力，包括一個(gè)或者多個(gè)軟件控制的處理器，對(duì)驗(yàn)證整個(gè)芯片功能的傳統(tǒng)模擬方法產(chǎn)生了持續(xù)增加的壓力。大多數(shù)SoC芯片是多標(biāo)準(zhǔn)，它們支持多個(gè)標(biāo)準(zhǔn)的內(nèi)部或外部接口標(biāo)準(zhǔn)，實(shí)現(xiàn)了第三方的IP核。確保正確地集成定制和可重用的IP核，并且能夠被編程執(zhí)行特定的功能，同時(shí)符合行業(yè)接口標(biāo)準(zhǔn)是一個(gè)嚴(yán)峻的驗(yàn)證挑戰(zhàn)。對(duì)于長(zhǎng)時(shí)間的線性過(guò)程，例如引導(dǎo)一個(gè)操作系統(tǒng)，模擬已超出了其能力范圍。
把系統(tǒng)級(jí)測(cè)試平臺(tái)移到抽象的事務(wù)級(jí)，除性能之外，比引腳級(jí)的事件驅(qū)動(dòng)或精確周期的模擬有更多的優(yōu)勢(shì)。而且，使用成熟的驗(yàn)證IP產(chǎn)生測(cè)試程序可以用在項(xiàng)目的多個(gè)階段，提高測(cè)試質(zhì)量。成熟的驗(yàn)證IP對(duì)于行業(yè)標(biāo)準(zhǔn)接口更有吸引力，因?yàn)楣?yīng)商可以把它們的專業(yè)知識(shí)運(yùn)用在IP中，由多個(gè)客戶來(lái)支付IP的開(kāi)發(fā)費(fèi)用。
最后，綜合被測(cè)試設(shè)計(jì)和測(cè)試平臺(tái)的所有精確周期部分，在硬件仿真環(huán)境下得到網(wǎng)表，可以實(shí)現(xiàn)相對(duì)于軟件模擬3到4個(gè)數(shù)量級(jí)的性能提升。
使用事務(wù)級(jí)的測(cè)試平臺(tái)，以及Aptix SoC Validation Lab工具，如PREP Messenger，完全可以應(yīng)對(duì)幾百萬(wàn)門SoC芯片的驗(yàn)證挑戰(zhàn)?！?(曉東譯)