(10)Recent Directories(最近幾次工作路徑)。

　　可以從中選取最近幾次的工作路徑。

　　(11)Recent Projects(最近幾次工程)。

　　可以打開(kāi)最近幾次的工程。

　　(12)Quit(退出)。

　　退出Modelsim。

　　2.“Edit”菜單

　　類似于Windows應(yīng)用程序，在編輯菜單中包含了對(duì)文本的一些常用的操作。

　　(1)Copy(復(fù)制)。

　　復(fù)制選中的文檔

　　(2)Paste(粘貼)。

　　把剪切或復(fù)制的文檔粘貼到當(dāng)前插入點(diǎn)之前。

　　(3)Select All(全選)。

　　選中主窗口中所有的抄本文檔。

　　(4)Unselect All(取消全選)。

　　取消已選文本的選中狀態(tài)。

　　(5)Find(查找)。

　　在命令窗口中查找字符或字符串。

　　3.“View”菜單

　　類似于其他Windows應(yīng)用程序，視圖菜單可以控制在屏幕上顯示哪些窗口。

　　(1)All Windows(所有窗口)。

　　打開(kāi)所有的ModelSim窗口，試一下該命令會(huì)發(fā)現(xiàn)ModelSim打開(kāi)了許多窗口，包括波形窗口、信號(hào)列表窗口、源文件窗口等。

　　(2)Dataflow(數(shù)據(jù)流)。

　　打開(kāi)Dataflow窗口，在該窗口中顯示數(shù)據(jù)的流向。

　　(3)List(列表)。

　　打開(kāi)列表窗口。

　　(4)Process(進(jìn)程)。

　　打開(kāi)過(guò)程窗口，該窗口顯示了設(shè)計(jì)中的進(jìn)程所在的位置。

　　(5)Signals(信號(hào))。

　　打開(kāi)信號(hào)窗口。該窗口顯示了設(shè)計(jì)中所有信號(hào)的列表。

　　(6)Source(源文件)。

　　打開(kāi)源文件窗口，可以在源文件窗口中顯示設(shè)計(jì)中使用的源文件。

　　(7)Structure(結(jié)構(gòu))。

　　打開(kāi)結(jié)構(gòu)窗口，該窗口以列表方式顯示了設(shè)計(jì)中所有到的結(jié)構(gòu)，雙擊某一結(jié)構(gòu)，可以查找定義該結(jié)構(gòu)的語(yǔ)句。

　　(8)Variables(變量)。

　　打開(kāi)變量窗口，該窗口以列表方式顯示了設(shè)計(jì)中定義的所有變量。

　　(9)Wave(波形)。

　　打開(kāi)波形窗口，這是我們仿真時(shí)經(jīng)常需要查看的窗口，在其中顯示了輸入和輸出的波形。

　　(10)Dataset。

　　打開(kāi)Dataset瀏覽器來(lái)打開(kāi)、關(guān)閉、重命名或激活一個(gè)Dataset。用戶在使用的時(shí)候會(huì)發(fā)現(xiàn)沒(méi)有什么變化，這時(shí)候可以看看Workspace窗口下是不是多了一個(gè)選項(xiàng)卡。該選項(xiàng)卡顯示的內(nèi)容與Structure窗口顯示的完全相同。

　　(11)Coverage(覆蓋率)。

　　查看仿真的代碼覆蓋率。

　　(12)Active Processes(活動(dòng)的進(jìn)程)。

　　當(dāng)前正在執(zhí)行的進(jìn)程。

　　(13)Workspace(工作區(qū))。

　　打開(kāi)當(dāng)前的工作區(qū)。

　　(14)Encoding(編碼)。

　　以不同的編碼查看。

　　(15)Properties。

　　顯示工作區(qū)中選中對(duì)象的屬性。

　　4.“Compile”菜單

　　(1)Compile(編譯)。

　　把HDL源文件編譯到當(dāng)前工程的工作庫(kù)中。

　　(2)Compile Options(編譯選項(xiàng))。

　　設(shè)置VHDL和Verilog編譯選項(xiàng)，例如可以選擇編譯時(shí)采用的語(yǔ)法標(biāo)準(zhǔn)等。

　　(3)Compile All(全編譯)

　　編譯當(dāng)前工程中的所有文件。

　　(4)Compile Select(編譯選中的文件)

　　編譯當(dāng)前工程中的選中文件。

　　(5)Compile Order(編譯順序)

　　設(shè)置編譯順序，一般系統(tǒng)會(huì)根據(jù)設(shè)計(jì)對(duì)VHDL自動(dòng)生成編譯順序，但對(duì)于Verilog需要指定編譯順序。

　　(6)Compile Report(編譯報(bào)告)

　　有關(guān)工程中已選文件的編譯報(bào)告。

　　(7)Compile Summary(編譯摘要)

　　有關(guān)工程中所有文件的編譯報(bào)告。

　　5.“Simulate”菜單

　　這里的編譯及運(yùn)行命令類似于Visual Ctf等高級(jí)語(yǔ)言的調(diào)試時(shí)候的命令。

　　(1)Simulate(仿真)。

　　裝載設(shè)計(jì)單元。

　　(2)Simulation Options(仿真選項(xiàng))。

　　設(shè)置仿真選項(xiàng)。

　　(3)Run(運(yùn)行)。

　　· Run ***ns：在該仿真時(shí)間長(zhǎng)度內(nèi)進(jìn)行仿真。若要改變長(zhǎng)度，可在Simulation Options中設(shè)置或在工具欄中修改。

　　· Run-All(運(yùn)行所有仿真)：進(jìn)行仿真，直到用戶停止它。

　　· Continue(繼續(xù))：繼續(xù)仿真。

　　· Run-Next(運(yùn)行到下一事件)：運(yùn)行到下一個(gè)事件發(fā)生為止。

　　· Step(單步)：?jiǎn)尾椒抡妗?/p>

　　· Step-Over：仿真至子程序結(jié)束。

　　· Restart：重新開(kāi)始仿真，重新加載設(shè)計(jì)模塊，并初始化仿真時(shí)間為零。

　　(4)Break(停止)。

　　停止當(dāng)前的仿真。

　　(5)End Simulation(結(jié)束仿真)。

　　結(jié)束當(dāng)前仿真。

　　6.“Tools”菜單

　　(1)Waveform Compare(波形比較)。

　　在子菜單中有具體進(jìn)行波形比較的命令。

　　(2)Coverage(覆蓋率)。

　　測(cè)試仿真的代碼覆蓋率，所謂代碼覆蓋率是指仿真運(yùn)行到當(dāng)前已運(yùn)行的代碼占所有代碼的比例，當(dāng)然是越接近100%越好。

　　(3)Breakpoints(斷點(diǎn)設(shè)置)。

　　單擊此選項(xiàng)出現(xiàn)斷點(diǎn)設(shè)置對(duì)話框，設(shè)置斷點(diǎn)。

　　(4)Execute Macro(執(zhí)行宏文件)。

　　所謂的宏文件就是保存后的腳本，腳本保存起來(lái)，以后可以利用該命令來(lái)重新執(zhí)行。

　　(5)Options(選項(xiàng))。

　　· Transcript File：設(shè)置腳本文件的保存。

　　· Command History：命令歷史。

　　· Save File：保存腳本文件。

　　· Saved Lines：限制腳本文件的行數(shù)。

　　· Line Prefix：設(shè)置每一行的初始前綴。

　　· Update Rate：設(shè)置狀態(tài)條的刷新頻率。

　　· ModelSim Prompt：改變ModelSim的命令提示符。

　　· VSIM Prompt： 改變VSIM的命令提示符。

　　· Paused Prompt： 改變Paused的命令提示符。

　　· HTML Viewer：設(shè)置打開(kāi)在線幫助的文件。

　　(6)Edit Preferences(編輯參數(shù)選取)。

　　設(shè)置編輯參數(shù)。

　　(7)Save Preferences(保存參數(shù)選取)。

　　設(shè)置保存用的參數(shù)。