3、C語言對 VHDL設(shè)計(jì)的協(xié)同仿真

　　3.1 構(gòu)成框圖

　　仿真文件的構(gòu)成如圖 3 所示，包括 HDL 文件和動(dòng)態(tài)鏈接庫(即 C 程序)。圖中 C 程序?qū)?yīng)的 VHDL 文件要負(fù)責(zé)聲明對應(yīng)的動(dòng)態(tài)連接庫文件名及初始化函數(shù)，另外還可以給出一些調(diào)用參數(shù)。動(dòng)態(tài)鏈接庫中用到的輸入輸出信號也要在對應(yīng)的 VHDL 文件中聲明。

　　圖3 仿真文件構(gòu)成示意圖

　　例如，假定有一個(gè)DLL文件名為sim.dll,對應(yīng)的初始化函數(shù)為sim_init，有輸入信號in1，in2，輸出信號 out1，out2，可以這樣編寫對應(yīng)的 VHDL 文件　　(sim.vhd)：

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity sim is

　　port(

　　in1: in std_logic;

　　in2: in std_logic;

　　out1: out std_logic;

　　out2: out std_logic;

　　);

　　end entity sim;

　　architecture dll of sim is

　　attribute foreign : string;

　　attribute foreign of dll : architecture is "sim_init sim.dll”

　　begin

　　end;

　　仿真時(shí)，仿真器對頂層的 HDL 文件進(jìn)行仿真，并根據(jù)各 VHDL 文件的動(dòng)態(tài)鏈接庫聲明來調(diào)用、執(zhí)行相應(yīng)的動(dòng)態(tài)鏈接庫。

　　3.2 動(dòng)態(tài)鏈接庫的程序結(jié)構(gòu)

　　modelsim 在仿真時(shí)，根據(jù) VHDL 文件的聲明，調(diào)用 DLL 文件(如 sim.dll)。在 VHDL文件中已經(jīng)給出了調(diào)用文件(sim.dll)和初始化函數(shù)名(如 sim_init)，modelsim根據(jù)這些信息，調(diào)用 sim.dll中的 sim_init 函數(shù)，完成初始化工作。初始化包括：

　　1. 初始化全局變量;

　　2. 設(shè)置 VHDL 輸入輸出信號與 C 程序變量的對應(yīng)關(guān)系;

　　3. 設(shè)置輸出信號的一些初始狀態(tài)(mti_ScheduleDriver);

　　4. 設(shè)置在仿真器重新仿真(restart)和仿真器退出仿真(quit)等情況下執(zhí)行的一些函

　　數(shù)(mti_AddRestartCB 和mti_AddQuitCB 等)，如釋放動(dòng)態(tài)申請的內(nèi)存等等;

　　5. 設(shè)置敏感表，給出在某些信號發(fā)生某些變化(如時(shí)鐘上升沿等)時(shí)執(zhí)行的函數(shù)。

　　6. 等等。

　　下面結(jié)合 3.1的例子(sim.vhd)，給出C 程序的設(shè)計(jì)步驟。

　　1.包含頭文件，包括 C程序常用的一些頭文件和 Modelsim給出的外部語言接口頭文件m ti.h。Modelsim給出的外部接口函數(shù)說明、類型定義等都在 mti.h 中。

　　2.定義自己的結(jié)構(gòu)體，這一點(diǎn)主要是為了編程方便，例如輸入輸出信號對應(yīng)的變量在各函數(shù)中基本上都會(huì)用到，可以把這些變量定義成一個(gè)結(jié)構(gòu)，便于參數(shù)傳遞。例如，我們可以把 3.1 的 sim.vhd 輸入輸出信號對應(yīng)的變量定義成結(jié)構(gòu)：

　　typedef struct {

　　driverID out1;

　　driverID out2;

　　signalID in1;

　　signalID in2;

　　}PortStruct;

　　其中 driverID 表示輸出信號對應(yīng)的變量;signalID表示輸入信號對應(yīng)的變量。這樣，這里定義的變量 out1, out2, in1, in2 就分別與 sim.vhd中的信號 out1, out2, in1, in2 對應(yīng)。