【從零開始走進(jìn)FPGA】非同于MCU的獨(dú)立按鍵消抖動(dòng)
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對(duì)于FPGA中的消抖動(dòng)，很多教科書上都沒有講述。但Bingo覺得這個(gè)很有必要。對(duì)于信號(hào)穩(wěn)定性以及準(zhǔn)確性分析，按鍵信號(hào)必須有一個(gè)穩(wěn)定的脈沖，不然對(duì)系統(tǒng)穩(wěn)定性有很大的干擾。
此處Bingo用兩種方法對(duì)FPGA中按鍵消抖動(dòng)分析。其中第一種是通過狀態(tài)機(jī)的使用直接移植以上MCU的代碼，這個(gè)思想在FPGA狀態(tài)機(jī)中很重要。第二種，通過循環(huán)n次計(jì)數(shù)的方法來確認(rèn)是否真的被按下，這種方法很實(shí)用在FPGA這種高速并行器件中。
(1)利用狀態(tài)機(jī)移植MCU按鍵消抖動(dòng)
此模塊由Bingo無數(shù)次修改測(cè)試最后成型的代碼，在功能上可適配n個(gè)按鍵，在思想上利用單片機(jī)采用了單片機(jī)消抖動(dòng)的思想。具體代碼實(shí)現(xiàn)過程請(qǐng)有需要的自行分析，本模塊移植方便，Verilog代碼如下所示：
/*************************************************
* Module Name : key_scan_jitter.v
* Engineer : Crazy Bingo
* Target Device : EP2C8Q208C8
* Tool versions : Quartus II 11.0
* Create Date : 2011-6-26
* Revision : v1.0
* Description :
**************************************************/
module key_scan_jitter
#(
parameter KEY_WIDTH = 2
)
(
input clk,
input rst_n,
input [KEY_WIDTH-1:0] key_data,
output key_flag,
output reg [KEY_WIDTH-1:0] key_value
);
reg [19:0] cnt; //delay_5ms(249999)
reg [2:0] state;
//-----------------------------------
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt <= 20'd0;
else
begin
cnt <= cnt + 1'b1;
if(cnt == 20'd249999)
cnt <= 20'd0;
end
end
//-----------------------------------
reg key_flag_r;
reg [KEY_WIDTH-1:0] key_data_r;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r <= 1'b0;
key_value <= {KEY_WIDTH{1'b0}};
end
else if(cnt == 20'd249999) //Delay_5ms
begin
case(state)
0:
begin
if(key_data != {KEY_WIDTH{1'b1}})
state <= 1;
else
state <= 0;
end
1:
begin
if(key_data != {KEY_WIDTH{1'b1}})
state <= 2;
else
state <= 0;
end
2:
begin
key_flag_r <= 1'b1;
key_value <= key_data; //lock the key_value
state <= 3;
end
3:
begin
key_flag_r <= 1'b0; //read the key_value
if(key_data == {KEY_WIDTH{1'b1}})
state <= 4;
else
state <= 3;
end
4:
begin
if(key_data == {KEY_WIDTH{1'b1}})
state <= 0;
else
state <= 4;
end
endcase
end
end
//---------------------------------------
//Capture the falling endge of the key_flag
reg key_flag_r0,key_flag_r1;
always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
key_flag_r0 <= 0;
key_flag_r1 <= 0;
end
else
begin
key_flag_r0 <= key_flag_r;
key_flag_r1 <= key_flag_r0;
end
end
assign key_flag = key_flag_r1 & ~key_flag_r0;
endmodule
信號(hào)線說明如下：
clk
系統(tǒng)最高時(shí)鐘
rst_n
系統(tǒng)復(fù)位信號(hào)
Key_data
按鍵信號(hào)(可根據(jù)需要配置為n位)
Key_flag
按鍵確認(rèn)信號(hào)
Key_vaule
按鍵返回值
雷同上述MCU按鍵消抖動(dòng)的狀態(tài)，此模塊可以模擬成一下5個(gè)狀態(tài)，見state machine：
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