臺積電未透露細節(jié)

　　臺積電發(fā)布了16nm工藝塊體FinFET技術。該公司在16nm工藝中首次采用了FinFET，此次發(fā)布的是其中的第2代工藝技術。該公司已開始進行16nm工藝技術的試產(chǎn)。

　　臺積電的16nm技術采用側壁工藝形成Fin間距為48nm、柵極間距為90nm的微細圖案。柵極長度“估計為25nm左右，可能沒有(像英特爾那樣)微細化至20nm”。臺積電的論文“并未紹特性改善理由等詳情，其內(nèi)容讓閱讀的人感覺有點失望”。

　　與采用塊體FinFET的英特爾和臺積電不同，IBM發(fā)布了采用SOI FinFET的14nm工藝技術。利用側壁工藝實現(xiàn)了Fin間距42nm及柵極間距80nm等。這項技術的另一個特點是，混載存儲器采用DRAM而不是 SRAM，實現(xiàn)了0.0174μm2的極小單元面積。

　　與成本相比，IBM更重視性能

　　采用SOI基板的話，“基板成本會比塊硅基板高出數(shù)倍，但從制造工藝來看，可輕松形成Fin，而且性能上也有優(yōu)勢，那就是可以消除Fin正下方的寄生容 量”。IBM認為，提高Fin的高度之后，就會與耗電量發(fā)生此消彼長的關系，因此該公司“采用了與英特爾不同的優(yōu)化方法，比如將Fin的高度設置比較 低”。

　　據(jù)平本介紹，IBM的14nm工藝技術組合使用兩種柵極工作函數(shù)和摻雜工藝，在很大范圍內(nèi)調(diào)整了閾值電壓，這也是其特點之一。區(qū)分使用兩種柵極工作函數(shù)的方法在技術上“很難實現(xiàn)”。

　　基于上述三家公司發(fā)布的內(nèi)容，平本表示，在16/14nm之后的工藝技術中，現(xiàn)行的“雙柵極構造是否會進化為(用柵極電極全方位包圍通道的)柵極環(huán)繞 (Gate-All-Around)構造尚不明朗。目前還有一個方向是通過增加Fin高度來獲得W(實效柵極寬度)，10nm以后工藝的動向值得關注”。