其中，JEDEC標(biāo)準(zhǔn)里規(guī)定了Vih(ac/dc)和Vil(ac/dc),如表2所示。

表2 Vih/Vil的ac和dc值

　　通過配置不同讀寫模式，驅(qū)動(dòng)能力和片上端接電阻對(duì)有效時(shí)序窗口大小的分析，我們可以得到關(guān)于時(shí)序最優(yōu)的解決方案。表3是用GPM模型對(duì)這幾種情況下分析的結(jié)果：

表3 各種情況下Timing Window

　　從表3可以看出，在“寫”的情況下，驅(qū)動(dòng)能力為“Half”,ODT為75ohm端接時(shí)，時(shí)序有效窗口最大，相應(yīng)的建立時(shí)間和保持時(shí)間的裕量最大；在“讀”的情況下，同是“Full”強(qiáng)驅(qū)動(dòng)，打開ODT和關(guān)閉ODT也會(huì)有不同的效果，前者會(huì)更好。

　　5. 結(jié)論

　　1）本文通過實(shí)例介紹了基于GPM的DDR2 高速接口的設(shè)計(jì)和仿真，接口信號(hào)完整性與封裝結(jié)構(gòu)、芯片布局、IO類型、板級(jí)走線、驅(qū)動(dòng)負(fù)載緊密相關(guān)，我們可以通過系統(tǒng)應(yīng)用的實(shí)際需求進(jìn)行設(shè)計(jì)和仿真。

　　2）由于GPM的建模對(duì)設(shè)計(jì)文件的依賴性較少，所以在進(jìn)行芯片布局的同時(shí)就可以開始進(jìn)行模型的建立和分析，對(duì)芯片的布局設(shè)計(jì)提供了很好的指導(dǎo)，并成為芯片電源噪聲的簽收標(biāo)準(zhǔn)之一。

　　3）GPM可以導(dǎo)入客戶的PCB互聯(lián)模型，用于對(duì)IO的時(shí)序和信號(hào)完整性進(jìn)行分析。模型中包含了電源網(wǎng)絡(luò)的信息，仿真得到的結(jié)果也包含了SSN的信息，更加接近實(shí)際的應(yīng)用環(huán)境?？梢杂糜谀苤笇?dǎo)ASIC的設(shè)計(jì)團(tuán)隊(duì)完成IO的時(shí)序收斂，客戶PCB的系統(tǒng)設(shè)計(jì)。

　　4）GPM模型中IO的模型采用IBM自行研發(fā)的IO buffer的SPICE模型，對(duì)各種高速接口（如DDR2）的建模與仿真，可以達(dá)到非常高的精度。同時(shí)，GPM 仿真可以在設(shè)計(jì)初期對(duì)芯片、封裝和板級(jí)設(shè)計(jì)提供指導(dǎo)，從而極大的減少整個(gè)系統(tǒng)設(shè)計(jì)和驗(yàn)證的周期。

　　附：本文僅代表個(gè)人觀點(diǎn)，IBM不保證文中推薦解決方案在其他設(shè)計(jì)上的應(yīng)用。

　　參考文獻(xiàn)：

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2) IBM ASIC Generic Package Models
3) Mitigating Transient Noise ASIC Solutions Application Note: SA15-5889-02
4) On-Chip Decoupling Capacitor Guidelines Application Note: SA15-5919-13