在收發(fā)器接收端除了采用如圖1所示的PLL來恢復(fù)時鐘外，另一種時鐘恢復(fù)方法是使用相位內(nèi)插器（phase interpolator，簡稱PI），在FBDIMM和PCI Express中都使用PI來恢復(fù)時鐘，但是使用儀器測試時，可以用PLL來建模。

測試高速串行數(shù)據(jù)信號的眼圖與抖動的儀器都使用了基于鎖相環(huán)的時鐘恢復(fù)方法。其中，實時示波器主要使用軟件PLL來恢復(fù)參考時鐘，取樣示波器和誤碼率測試儀都使用硬件PLL來恢復(fù)時鐘。實時示波器作為最普及和廣泛應(yīng)用的測試儀器，本文僅介紹實時示波器的軟件CDR和眼圖測試、抖動測試的關(guān)系。

如下圖4所示為力科串行數(shù)據(jù)分析儀中PLL設(shè)置的參考，缺省情況下使用FC Golden PLL，該PLL為1階鎖相環(huán)，其環(huán)路帶寬等于比特率除以1667，最早是在Fibre Channel的MJSQ文檔中定義的。

如下圖5為使用力科示波器測量某2.5Gbps信號，當(dāng)示波器的串行數(shù)據(jù)分析軟件的PLL帶寬在2MHz、5MHz、10MHz、20MHz四種設(shè)置下的眼圖測量結(jié)果，可見，PLL帶寬越高，眼圖越清晰，抖動越小。問題是，待測試電路的收發(fā)器RX端接收到的、真實的眼圖和抖動是什么樣呢？答案是必須把示波器的CDR參數(shù)設(shè)置得和待測試電路RX端的CDR參數(shù)完全一致，這樣示波器的測量結(jié)果才具備參考價值。

在圖4和圖5中都是一階鎖相環(huán)的CDR，在很多的串行電路標準中都使用這類PLL，比如GBE、XAUI、SDH、CPRI、FC、SAS等等。不過，PCIe Gen2、SATA2、Displayport則使用了二階鎖相環(huán)的CDR，如圖6所示為一階PLL和二階PLL的JTF對比，二階PLL有更加陡峭的滾降系數(shù)－40dB/decade（一階PLL的滾降系數(shù)為20dB/decade）。假設(shè)某500kHz的抖動為150ps（而且500kHz在斜線的頻段內(nèi)），通過一階PLL后抖動只有15ps，而通過二階PLL后僅為1.5ps?？梢姡瑢τ趫D6中低頻段的抖動，二階PLL可以更大幅度的降低該頻段的抖動。

圖7所示為某2.5Gbps信號，CDR使用一階PLL或二階PLL的眼圖測量結(jié)果，可見，使用二階PLL得到的眼圖非常清晰、抖動更小。二階PLL可以更大程度的減小低頻抖動，通常用于帶有擴頻時鐘（SSC）的串行數(shù)據(jù)信號，比如計算機主板上的SATA和PCIe。