在硬件電路設(shè)計中，還需要考慮高頻特性對信號的影響。整個系統(tǒng)顯示的分辨率為1 600x1 200@60Hz，信號位為真彩色24 b，采用奇偶方式，參考時鐘162 MHz，DVI編碼時鐘為10×162 MHz=1.62 GHz，其編碼碼元理論寬度僅為t=1/1.62 Hz=0.62 ns，則碼元的最大變化時間應(yīng)在0.62/4=0.16 ns之內(nèi)?？紤]數(shù)據(jù)傳輸?shù)目煽啃院头€(wěn)定性，采用雙像素傳輸，可以大大降低信號采樣頻率。此外，還要考慮到PCB布局地線的完整性和供電去耦特性。其編解碼芯片混合信號的供電參考電路如圖2所示。

2 SDRAM視頻緩存設(shè)計

2.1 SDRAM選擇依據(jù)

整個系統(tǒng)顯示的分辨率為1 600x1 200@60 Hz，信號位為真彩色24 b，則一幀圖像所需需要存儲的容量C=1 600×1 200×24=46 080 000 b≈47 Mb;考慮到SDRAM乒乓操作和容量等問題，選用MICRO公司生產(chǎn)的容量為128M的MT48LC4M3282TG-6器件，速度等級6，時鐘頻率達(dá)到166 MHz。該器件具有32根數(shù)據(jù)線和12根地址線，還有一些控制線。通過在FPGA內(nèi)部搭建邏輯控制單元，可以很好的控制SDRAM視頻信號的翻轉(zhuǎn)等操作。

2.2 FPGA內(nèi)部原理邏輯框圖

FPGA內(nèi)部原理邏輯框圖如圖3所示。

2.2.1 FPGA內(nèi)部邏輯功能介紹

(1)信號輸入模塊

這部分的主要功能是接收外部輸入的視頻信號，增強(qiáng)輸入信號的驅(qū)動能力，為信號的后續(xù)處理做準(zhǔn)備。其用Verilog語言實現(xiàn)的邏輯代碼如下所示：

(2)數(shù)據(jù)流選擇模塊

根據(jù)需要選擇兩路輸入視頻信號中的一路進(jìn)行輸出。

(3)SDRAM乒乓操作和控制模塊

由于SDRAM乒乓操作具有節(jié)省緩沖區(qū)空間、流水線式算法以及低速模塊處理高速數(shù)據(jù)流的特點。因此，本設(shè)計采用乒乓操作SDRAM。

SDRAM作為整個圖像處理系統(tǒng)的緩存，起著至關(guān)重要的作用。它將外部輸入的圖像按幀存入SDRAM中，然后按幀將圖像數(shù)據(jù)送到外部繼續(xù)處理。FPGA的控制邏輯所需要完成的功能有：接收來自外部的圖像數(shù)據(jù)，并進(jìn)行緩沖和數(shù)據(jù)重組，產(chǎn)生符合SDRAM控制器位寬的數(shù)據(jù)信號;產(chǎn)生對SDRAM的讀、寫命令和地址，并將它們寄存在FIFO中，隨時供SDRAM控制器提取。因此，系統(tǒng)需要一個地址產(chǎn)生邏輯;對SDRAM進(jìn)行直接控制，將用戶產(chǎn)生的地址命令進(jìn)行解析，產(chǎn)生讀/寫、刷新等一系列操作，對SDRAM發(fā)出的各種命令要符合特定的時序要求。在上電的時候還必須完成對SDRAM的初始化工作;建立用戶與SDRAM的數(shù)據(jù)通道，在SDRAM和用戶接口之間傳遞需要寫入或者讀出的數(shù)據(jù)，并且調(diào)整對應(yīng)讀/寫操作的DQS信號時序，使其滿足SDRAM的要求;緩存從SDRAM中讀出的數(shù)據(jù)，由于直接讀出的速度非常高，直接處理會對后端產(chǎn)生很大的壓力。因此，需要進(jìn)行緩存之后才送到后續(xù)處理。