摘要：鎖相環(huán)被廣泛應(yīng)用于電力系統(tǒng)的測(cè)量和控制中。介紹了一種新型的基于比例積分控制邏輯的全數(shù)字鎖相環(huán)。通過對(duì)其數(shù)學(xué)模型的分析，闡述了該鎖相環(huán)的各項(xiàng)性能指標(biāo)與設(shè)計(jì)參數(shù)的關(guān)系，并由此提出了具體的設(shè)計(jì)方法，同時(shí)提供了一個(gè)基于MAX+PLUS II軟件和FPGA器件完成的設(shè)計(jì)實(shí)例。仿真和實(shí)測(cè)結(jié)果表明了該鎖相環(huán)設(shè)計(jì)方法的正確性和易實(shí)現(xiàn)性，也驗(yàn)證了該鎖相環(huán)的良好性能。關(guān)鍵詞：同步采樣 同步控制 鎖相環(huán) FPGA 同步技術(shù)在電力系統(tǒng)的測(cè)量和控制中起著非常重要的作用?；谕讲蓸雍驼芷诮?cái)嗟碾x散傅立葉算法可以提高諧波或紋波的分析準(zhǔn)確度。有些電力系統(tǒng)設(shè)備需要實(shí)現(xiàn)同步控制，如電機(jī)同步調(diào)速、換流器的同步觸發(fā)等。為了實(shí)現(xiàn)同步測(cè)量和控制，可以采用鎖相環(huán)技術(shù)。 鎖相環(huán)的基本結(jié)構(gòu)是由鑒相器、環(huán)路濾波、可控振蕩器和M倍倍分頻器組成的一個(gè)反饋環(huán)路，如圖1所示。鎖相環(huán)具有三個(gè)重要的性能指標(biāo)：鎖相范圍、鎖相速度和穩(wěn)定性。在已有的一些數(shù)字鎖相系統(tǒng)中，設(shè)計(jì)參數(shù)不能實(shí)現(xiàn)這三個(gè)性能指標(biāo)的解耦控制和分析，使性能要求相互制約，無法保護(hù)電力系統(tǒng)中的具體需要進(jìn)行設(shè)計(jì)。這里，針對(duì)電力系統(tǒng)中的低頻信號(hào)同步問題設(shè)計(jì)了一種新型全數(shù)字鎖相環(huán)，它采用了具有比例積分特性的控制邏輯代替?zhèn)鹘y(tǒng)的數(shù)字環(huán)路濾波方法。由于該鎖相環(huán)充分利用了鑒相脈沖所包含的相位誤差信息，所以大大提高了鎖相性能。理論分析表明，該鎖相環(huán)的性能指標(biāo)能夠與其設(shè)計(jì)參數(shù)對(duì)應(yīng)起來，從而簡化了設(shè)計(jì)過程。本文將介紹該鎖相環(huán)的原理及其在FPGA器件中的實(shí)現(xiàn)過程?；贛AX+PLUS II軟件的仿真結(jié)果和基于EP1K100QCX208芯片的實(shí)現(xiàn)波形驗(yàn)證了該鎖相環(huán)的性能。1 實(shí)現(xiàn)結(jié)構(gòu) 1．1 鑒相器 作為一個(gè)完整的數(shù)字鎖相環(huán)系統(tǒng)，鑒相器的選擇對(duì)鎖相性能影響很大。傳統(tǒng)的具有雙觸發(fā)結(jié)構(gòu)的鑒相器需要依靠信號(hào)在器件和線路中的延時(shí)來工作，而且在電路中會(huì)產(chǎn)生毛刺脈沖，不便于在FPGA中實(shí)現(xiàn)。為此，本文采用圖2所示的基于狀態(tài)轉(zhuǎn)移時(shí)序邏輯的信號(hào)鑒相器。被鎖脈沖信號(hào)sig和本地重構(gòu)信號(hào)spll輸入該鑒相器后，首先在時(shí)鐘信號(hào)clk1的控制下借助鎖存器和上升沿判斷邏輯分別獲得上升沿判斷脈沖信號(hào)e1和e2。然后e1和e2經(jīng)過具有鎖存反饋的鑒相狀態(tài)轉(zhuǎn)移邏輯產(chǎn)生兩個(gè)相位誤差信號(hào)up和down。相位誤差信號(hào)up和down利用其負(fù)脈沖信號(hào)的出現(xiàn)反映兩個(gè)輸入脈沖信號(hào)sig和spll的頻率高低。而且負(fù)脈沖的寬度可以反映sig和spll之間的相位差。該鑒相器易于在可編程邏輯器件中實(shí)現(xiàn)，避免了毛刺信號(hào)的產(chǎn)生。圖21．2 為了提高輸出信號(hào)的頻率控制精度，減小鎖相環(huán)輸出信號(hào)的相位抖動(dòng)，選擇利用小數(shù)分頻方法實(shí)現(xiàn)的數(shù)字控制振蕩器。如果分頻控制參數(shù)N具有k位的小數(shù)部分，則其實(shí)現(xiàn)結(jié)構(gòu)如圖3所示。 1．3 利用比例積分方法實(shí)現(xiàn)的鎖相控制 本文中鎖相環(huán)采用了比例積分控制邏輯替代傳統(tǒng)鎖相系統(tǒng)中的環(huán)路濾波，用以產(chǎn)生可控振蕩器的輸入控制參數(shù)N。該方法的實(shí)現(xiàn)原理框圖如圖4所示。 在利用比例積分方法實(shí)現(xiàn)鎖相控制的原理框圖中，鑒相器產(chǎn)生的相位誤差信號(hào)up他down的負(fù)電平有效信號(hào)分別被工作時(shí)鐘clk3調(diào)成為一組狀計(jì)數(shù)和增計(jì)數(shù)脈沖序列。在比例控制通路中，增減脈沖首先要經(jīng)過比例脈沖分頻器分頻（分頻倍數(shù)為PG），得到比例增脈沖和比例減脈沖。然后，比例增減計(jì)數(shù)器對(duì)該脈沖信號(hào)進(jìn)行增1或減1計(jì)數(shù)。比例增減計(jì)婁和器在被鎖信號(hào)sig清零之前所獲得的計(jì)數(shù)值將被存儲(chǔ)到數(shù)據(jù)鎖存器中，從而獲得比例控制參數(shù)Np。在積分控制通路中，增減脈沖也要先經(jīng)過分頻倍數(shù)為IG的積分脈沖分頻器分頻，得到積分增減脈沖信號(hào)。然后，積分增減計(jì)數(shù)器對(duì)該脈沖計(jì)數(shù)，計(jì)數(shù)的輸出結(jié)果作為積分控制參數(shù)NI。比例如積分通路各自產(chǎn)生的控制參數(shù)Np和N1最后被加在一起，得到鎖相環(huán)的振蕩器控制參數(shù)N。2 參數(shù)設(shè)計(jì) 2．1 數(shù)學(xué)模型 如果設(shè)被鎖信號(hào)sig的頻率是fsig，圖3中時(shí)鐘信號(hào)clk2的頻率為fclk2，圖4中調(diào)制處理所用的時(shí)鐘信號(hào)clk3的頻率為felk3，則鎖相環(huán)在被鎖信號(hào)頻率附近的局部動(dòng)態(tài)數(shù)學(xué)模型的傳遞函數(shù)為： Hdpll(s)是一個(gè)二階系統(tǒng)的傳遞函數(shù)。而且，該二階系統(tǒng)的自然頻率ωn為： 該系統(tǒng)的阻尼系數(shù)ξ為： 由式（2）和式（3）可知，如果在鎖相系統(tǒng)的設(shè)計(jì)中確定了參數(shù)K0、M、k、IG和PG則自然頻率ωn將與被鎖信號(hào)頻率fsig成玻比，而阻尼系數(shù)ξ具有確定的數(shù)值，即ξ與被鎖信號(hào)狀態(tài)無關(guān)。一方面，依據(jù)自動(dòng)控制理論，二階系統(tǒng)的阻尼系數(shù)ξ決定了系統(tǒng)達(dá)到穩(wěn)定的響應(yīng)形式。當(dāng)阻尼系數(shù)ξ固定時(shí)，自然頻率決定了系統(tǒng)達(dá)到穩(wěn)定的速度。由于本鎖相系統(tǒng)在不同的被鎖頻點(diǎn)具有相同的阻尼系數(shù)，所以在被鎖頻點(diǎn)的局部范圍內(nèi)，鎖相跟蹤過程將以相同的形式達(dá)到穩(wěn)定。另一方面，由于自然頻率ωn與被鎖相信號(hào)頻率fsig成正比，則說明本鎖相環(huán)從在被鎖信號(hào)頻率附近發(fā)出鎖定被信號(hào)的時(shí)刻開始，到鎖相趨于穩(wěn)定所需要的時(shí)間與被鎖信號(hào)的周期成正比。所以可以得出結(jié)論：當(dāng)被鎖信號(hào)的頻率范圍較寬時(shí)，本鎖相環(huán)系統(tǒng)在不同的被鎖頻點(diǎn)的局部范圍內(nèi)部都具有一致的鎖相速度和穩(wěn)定性。這一特性要優(yōu)于已有的數(shù)字鎖相系統(tǒng)。圖42．2 參數(shù)設(shè)計(jì) 依據(jù)具體的應(yīng)用需要，可以按照如下步驟設(shè)計(jì)該鎖相環(huán)： （1）確定被鎖信號(hào)的頻率范圍（fmin,fmax）和鎖相同步的分頻倍數(shù)M，且fmax<100%26;#183;fmin； （2）圖2、圖3和圖4中的時(shí)鐘信號(hào)clk1、clk2和clk3可以取同一時(shí)鐘源clk且有K0=1，該時(shí)鐘頻率fclk還應(yīng)至少比M%26;#215;fmax高一個(gè)數(shù)量級(jí)； （3）選擇小數(shù)分頻位數(shù)k，一般k應(yīng)該滿足：2k由（4）式計(jì)算出積分分頻的倍數(shù)IG，并取整數(shù)值； （6）由（3）式計(jì)算出比例分頻的倍數(shù)PG，并取整數(shù)值； （7）取積分增減計(jì)數(shù)的上限閾值Nimax為略大于的正整數(shù)，取積分增減計(jì)數(shù)的下限閾值Nimin為略小于的正整數(shù)；比例增減計(jì)數(shù)的上限閾值Npmax取小于Nimin的正整數(shù)，而其下限閾值Npmin可以等于-Npmax。 3 設(shè)計(jì)實(shí)例 基于上述的鎖相環(huán)結(jié)構(gòu)和設(shè)計(jì)方法，本文采用MAX+PLUS II軟件設(shè)計(jì)了一個(gè)鎖相環(huán)實(shí)例。具體的參數(shù)設(shè)計(jì)如下：被鎖相信號(hào)的輸入頻率范圍為850Hz～12kHz；鎖相環(huán)中的分頻倍數(shù)M=40；鑒相控制時(shí)鐘clk1、數(shù)字控制振蕩器的時(shí)鐘clk2和比例積分控制中的工作時(shí)鐘clk3采用頻率為8MHz的同一時(shí)鐘信號(hào)；數(shù)字控制振蕩器的二進(jìn)制小數(shù)分頻控制位數(shù)k=4；積分分頻的倍數(shù)IG=25，比例分頻的倍數(shù)PG=5，即阻尼系數(shù)ξ=0.79，自然頻率ωn=0.316fsig，理論估計(jì)的局部穩(wěn)定時(shí)間約為14個(gè)被鎖相號(hào)周期；積分增減計(jì)數(shù)的上限閾值取Nimax=3840，下限閾值取Mimin=256；比例增減計(jì)數(shù)的上限閾值取Ppmax=255，下限閾值取Npmin=255。圖5基于MAX+PLUS II軟件對(duì)上述鎖相環(huán)邏輯電路的仿真波形如圖5所示。在圖5中，clk1是時(shí)鐘信號(hào)，sig的輸入的被鎖信號(hào)，spll是本地重構(gòu)信號(hào)，N是可控振蕩器的控制參數(shù)，其數(shù)據(jù)為16進(jìn)制。當(dāng)圖5中被鎖信號(hào)頻率突然由高變低時(shí)，鎖相環(huán)在20個(gè)被鎖信號(hào)周期內(nèi)基本可以跟蹤上輸入信號(hào)。 本文基于型號(hào)為EP1K100QC208的FPGA設(shè)計(jì)了實(shí)驗(yàn)電路，該電路的時(shí)鐘頻率8MHz。在所設(shè)計(jì)的鎖相環(huán)邏輯電路中，為了便于鑒視鎖相環(huán)的工作狀況，增加了一個(gè)鎖相監(jiān)視的判斷信號(hào)LOCK。當(dāng)鎖相控制中的比例控制參數(shù)NP超過了設(shè)定閾值時(shí)，則LOCK信號(hào)有效。采用惠普54620A邏輯分析儀，將LOCK信號(hào)作為觸發(fā)源，所錄制的被鎖信號(hào)sig和本地重構(gòu)信號(hào)spll波形如圖6所示。在圖6所示，被鎖相信號(hào)sig的頻率由3kHz階路到6kHz，鎖相跟蹤過程在20個(gè)被鎖信號(hào)周期后達(dá)到了鎖相同步。本文基于FPGA實(shí)現(xiàn)了一種新型的全數(shù)字鎖相環(huán)。在性能方面，該鎖相環(huán)具有很寬的鎖相范圍、快速的響應(yīng)能力和良好的穩(wěn)定性。在應(yīng)用方面，該鎖相環(huán)具有易于實(shí)現(xiàn)的邏輯結(jié)構(gòu)，并且能夠依據(jù)鎖相速度和穩(wěn)定性要求選取設(shè)計(jì)參數(shù)。本文給出了具體的參數(shù)設(shè)計(jì)步驟，并具體介紹了一個(gè)設(shè)計(jì)實(shí)例。通過MAX+PLUS II軟件的仿真和基于FPGA的實(shí)際測(cè)量，證明了本文提供的設(shè)計(jì)方法的正確性和該鎖相環(huán)的良好性能。該鎖相環(huán)可以應(yīng)用于基于CPLD或FPGA的電力系統(tǒng)控制裝置中，并為同步控制提供快速可靠的基準(zhǔn)信號(hào)。 分頻器相關(guān)文章:分頻器原理
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